第课数字电路.pptVIP

二 计 数 器 计数器是计算机的数字系统中常用的逻辑功能部件。计数器的最基本的功能是计数，而计数的充要条件是具有有一个状态特循环，不同的计数器只是状态循环的长度（模）和编码排列不同。 计数器主要可用作脉冲计数、分频器、定时等。 74161逻辑功能表 CT1164是八位单向移位寄存器，具有串行输入-并行输出的功能。功能见P166 作业 （1）写出74138芯片的引脚图及功能表。 （2）写出数据选择器基本工作原理并举例说明。 （3）说明递增计数器的工作原理 （4）说明移位寄存器的工作原理 下降沿时刻有效 （3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。 （4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。 综上所述，边沿D触发器的特性方程为： 边沿D触发器没有一次变化问题。 逻辑符号 触发器小结： 　　触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。 　　触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。 　 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 1同步二进制计数器 3位二进制同步加法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 3位二进制同步减法计数器 状态图 时序图 4位集成二进制同步加法计数器74LS161/163 ①RD=0时异步清零。 ②RD=1、LD=0时同步置数。 ③RD=LD=1且ET=EP=1时，按照4位自然二进制码进行同步二进制计数。 ④有进位输出RCO ⑤RD=LD=1且ET·EP=0时，计数器状态保持不变。 0 0 0 0 D C B A 保 持 保持且CO=0 正 常 计 数 × × × × D C B A × × × × × × × × × × × × × × × × 0 × × 0 1 1 × 0 1 1 1 0 1 1 1 ×↑ × ×↑ D C B A P T LD RD CP 输 出 并 行 输 入 使 能 置 数 清 零 时 钟 选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 2 同步十进制计数器 状态图 输出方程： 时钟方程： 十进制同步加法计数器 十进制同步减法计数器 选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 状态图 输出方程： 时钟方程： 十进制同步可逆计数器 集成十进制同步计数器 74161和74163是4位二进制（16进制）同步加法计数器。 74190是单时钟集成十进制同步计数器，其引脚排列图和逻辑功能示意图与74191相同。 把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。 本节小结 　　计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。 三 寄存器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 按照功能的不同分： 基本寄存器只能并行送入数据，需要时也只能并行输出。 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 基本寄