实验7 8位16进制频率计设计.ppt

1 不同抽象级别的Verilog HDL模型 Verilog HDL具有行为描述和结构描述功能 行为描述是对设计电路的逻辑功能的描述，并不用关心设计电路使用那些元件以及这些元件之间的连接关系。 行为描述属于高层次的描述方法，在Verilog HDL中，行为描述包括系统级（System Level）、算法级（Algorithm Level）和寄存器传输级（RTL：Register Transfer Level）等3种抽象级别。 1 不同抽象级别的Verilog HDL模型 Verilog HDL具有行为描述和结构描述功能 结构描述是对设计电路的结构进行描述，即描述设计电路使用的元件及这些元件之间的连接关系。 结构描述属于低层次的描述方法，在Verilog HDL，结构描述包括门级（Gate Level）和开关级（Switch Level）2种抽象级别。 1 不同抽象级别的Verilog HDL模型 Verilog HDL具有行为描述和结构描述功能 应重点掌握行为描述方法 结构描述也可以用来实现电路的系统设计。 对于一个实际的数字系统电路，一般先用行为描述方法设计底层模块电路，最后用结构描述方法将各模块连接起来，构成顶层文件完成系统电路的设计。 模块例化语句格式： 设计模块名 例化电路名（端口列表）； 例化电路名：用户为系统设计定义的标识符，相当系统电路板上为插入设计模块元件的插座 端口列表相当插座上引脚名表，应与设计模块的输入/输出端口一一对应。 实验7：8位十六进制频率计设计 实验目的：设计8位十六进制频率计，学习较复杂的数字系统设计方法。 实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号。1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一次测频计数周期作好准备。 设计要求：FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进锁存器REG32B中，并由外部的十六进制七段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。 实验任务： 任务1：根据下图所示的波形，设计频率计的控制模块，并对设计中的各语句功能、设计原理及逻辑功能进行详细的描述。 （实验报告上体现） assign连续赋值语句（数据流描述方式） assign连续赋值语句（数据流描述方式） 描述输入、输出之间的逻辑关系，格式： assign 目标变量名=驱动表达式 赋值符号两端的数据类型都必须为wire型变量；综合器默认输入输出端口为wire型变量。 如果目标变量名需要有端口以外的变量，必须用网线型变量定义语句事先作出定义。 assign连续赋值语句（数据流描述方式） 并行语句，可以和always@语句相互转化表达。 执行过程？ 等式右侧的驱动表达式中的任一信号发生变化，此表达式即被计算一遍，并将获得的数据立即赋给等式左侧的目标变量。 assign连续赋值语句（数据流描述方式） 同一目标变量不允许有多个不同赋值表达式，或者说wire型变量不允许有多个驱动源。例如： assign dout=ab|c; assign dout=ef |d; assign语句主要用于描述组合电路，但如果信号有反馈，也会构成时序电路。 实验任务： 任务2：完成频率计的完整设计，并给出其测频时序波形及其分析。 （实验报告上体现） 实验任务： 任务3：硬件验证设计频率计的功能。 可选实验电路模式5； 8个数码管以十六进制形式显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、 256Hz、 3MHz‥‥‥50MHz等；1Hz测频控制信号CLK1Hz可由clock2输入（用跳线选1Hz）。 编译下载后进行硬件测试； 实验室演示 实验任务（选做）： 思考题：参考P228_4位十进制频率计设计，将频率计改为8位十进制频率计，注意此设计电路的计数器必须是8个4位的十进制计数器，而不是1个。 * 2 系统设计（实验6）——方法1 2 系统设计（实验6）——方法