秦晓飞系列-EDA技术及应用-第3章 组合电路的Verilog设计.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 3.3 Verilog加法器设计 3.3 Verilog加法器设计 3.3.1 全加器设计及例化语句应用 1、全加器原理图结构 3.3 Verilog加法器设计 3.3.1 全加器设计及例化语句应用 2、全加器顶层设计文件 3.3 Verilog加法器设计 3.3.1 全加器设计及例化语句应用 3、Verilog例化语句及其用法 端口名关联法：比较直观，不受位置顺序影响，可缺项。推荐使用。 位置关联法：位置顺序固定，不可缺项。不推荐使用。 3.3 Verilog加法器设计 3.3.2 半加器的UDP结构建模描述方式 1、库元件及其调用 2、用户自定义原语 User-Defined Primitive，UDP。 UDP采用table_endtable引导元件的真值表。 库元件与UDP的调用均采用位置关联法，输出在最左侧。例化元件名可省。 3.3 Verilog加法器设计 3.3.3 利用UDP元件设计多路选择器 3.3 Verilog加法器设计 3.3.4 8位加法器设计及算术操作符应用 3.3 Verilog加法器设计 3.3.4 8位加法器设计及算术操作符应用 使用Quartus II的Netlist Viewer可以观测设计综合后的RTL图，RTL图只是表示设计的大致电路结构，不拘泥于细节。 3.3 Verilog加法器设计 3.3.5 算术运算操作符 加、减、乘可综合，除、求余的操作数必须是2的幂时才可综合。 所有操作符按无符号处理，需要负数时需用signed定义，用补码表示。 3.3 Verilog加法器设计 3.3.5 算术运算操作符 有符号数和无符号数运算对比 3.3 Verilog加法器设计 3.3.6 BCD码加法器设计 8421 BCD码用4位二进制数表示1位十进制数0~9，其余6个数无效。BCD码相加需考虑两个问题： （1）当两个BCD码相加值超过9，则必须加上6来得到一个有效的BCD码，并向高位进1；比如6+6=12,0110+0110=1100，BCD码为1100+110=1 0010 （2）有时尽管两个BCD码相加值为有效BCD码，但有进位，此时仍需将相加结果加6。比如9+9=18,1001+1001=1 0010，BCD码为1 0010+110=1 1000 下面的例子用到了不等式操作符 3.3 Verilog加法器设计 3.4 组合逻辑乘法器设计 3.4 组合逻辑乘法器设计 3.4.1 参数定义关键词parameter和localparam parameter参数是一个特殊常量，只能被赋值一次。但可通过外部程序的参数传递来改变parameter参数。 localparam参数与parameter参数一样，但不能通过外部程序的参数传递来改变localparam参数。 3.4 组合逻辑乘法器设计 3.4.2 整数型寄存器类型定义 integer型与reg型都是寄存器类型，但reg型必须明确定义其位数，而integer型默认都是32位宽。 3.4 组合逻辑乘法器设计 3.4.3 for语句用法 注意： （1）循环控制变量不一定是增加的，可以是减小的； （2）循环次数必须是有限的，否则导致综合失败。 3.4 组合逻辑乘法器设计 3.4.4 移位操作符及其用法 V n 或 V n 腾空的位用0填充 V n 或 V n 右移腾空的位用符号位填充，左移腾空的位用0填充 3.4 组合逻辑乘法器设计 3.4.5 两则乘法器设计示例 3.4 组合逻辑乘法器设计 3.4.5 两则乘法器设计示例 3.4 组合逻辑乘法器设计 3.4.6 repeat语句用法 思考：如果此例中TA，TB的幅值 采用非阻塞幅值会怎样？ 答案：结果将大不相同，只有在过程结束后才会把过程中所有非阻塞幅值语句的右端计算结果赋给左端的信号。 3.4 组合逻辑乘法器设计 3.4.7 while语句用法 3.4