重庆大学数电(唐治德版)第章 典型时序逻辑电路重庆大学数电(唐治德版)第8章 典型时序逻辑电路重庆大学数电(唐治德版)第8章 典型时序逻辑电路重庆大学数电(唐治德版)第8章 典型时序逻辑电路.ppt

8.1.2 二进制计数器 1．异步二进制加法计数器(1)电路组成 由３个下降沿触发的JK触发器组成，CP作计数脉冲输入，触发器的输出端组合成3位二进制数Q2Q1Q0，记忆对脉冲的计数值。 2．异步二进制减法计数器(1)电路组成 由３个下降沿触发的D触发器组成，CP作计数脉冲输入，触发器的输出端组合成3位二进制数Q2Q1Q0，记忆对脉冲的计数值。 8.2 顺序脉冲发生器 8.3 寄存器 8章作业 8.5 8.10 8.15 8.16 8.17 8.22 8.27 8.28 8.29 8.21（图改）： 1．同步二-十进制计数器 状态方程： 输出方程： 状态图： （1）有效状态：0000--1001 （2）无效状态：1010--1111 计数器可以自启动 2．集成同步二-十进制计数器 （1）74160 的功能 ①清零功能：R=0，触发器全部清零，与CP无关，作用的优先级别最高。 在其他功能时，R=1。 ②置数功能： 当LD=0时，CP的上升沿使 当LD=1时，CP的上升沿使 如果S1S2=0,触发器状态不变，即保持功能。 当LD=1时，CP的上升沿使 如果S1S2=1, 电路组成同步二－十进制加法计数器，对CP脉冲做加法计数。 74LS160功能总结： 1）异步清零:R 2）同步置数(预置数):LD 3）保持 ： Q0 Q1 Q2 Q3= D0 D1 D2 D3 CP上升沿时 计数器不管CP 到来与否都保持原状态不变 4）四位二进制加法计数器（N=10） 在CP上升沿的同步作用下，进行计数长度为 10 的加法计数。 S1 S2 （同步4位二进制加法计数器） LD C R 74160 （2）74160的位数扩展 74160的位数扩展与74161相同：并行扩展和串行扩展。 CP的↑使个位74160计数，第9个↑使个位74160的进位为1；第10个↑使十位74160加1计数，同时，个位74160的进位回0； 设计数器初值为0，则74161的进位输出为0。 每10个使十位74160加1计数。实现同步2位十进制加法计数。 并行扩展 8.1.4 用集成计数器设计N进制计数器 1．用集成计数器设计N进制计数器的原理 设集成计数器具有M个有效状态，可组成N进制计数器。条件是： M≥N 反馈状态：Sk+N-1，回归状态：Sk。 反馈：强制计数器从状态Sk+N-1回归到状态Sk。 有效状态数为：（k+N-1）-k+1=N，形成N进制计数器。 反馈方式：利用集成计数器的异步复位端R、同步置数端LD。 8.1.4 用集成计数器设计N进制计数器 1．用集成计数器设计N进制计数器的原理 设集成计数器具有M个有效状态，可组成N进制计数器。条件是： M≥N 以74LS161为例说明设计方法。 74LS161是4位二进制加法计数器，M=16。 状态编码采用自然二进制码，即S0、S1、…、SM-1的状态编码是0000、0001、…、1111。 反馈方式：利用集成计数器的复位R、置数LD和输入端。 2．用置数端LD设计N进制计数器 8.1.4 用集成计数器设计N进制计数器 思路：用回归状态的编码值作数据输入（D3D2D1D0= Sk），用反馈状态（Sk+N-1）控制置数端LD；当计数器在反馈状态时LD=0(低电平有效)，计数脉冲的有效沿将回归状态（Sk）置入计数器。 k=0和k=M-N是两种常用的情况。 2．用置数端LD设计N进制计数器 8.1.4 用集成计数器设计N进制计数器 例8.1 试用74LS161设计一个12进制计数器，使用置数端。 回归状态：Sk = S0 = D3D2D1D0=0000 反馈状态：Sk+N-1 =S12-1 =1011 ； 解法一：选择 k=0 ╳ 对应于反馈状态为1的 状态位之积的反！ 2．用置数端LD设计N进制计数器 8.1.4 用集成计数器设计N进制计数器 例8.1 试用74LS161设计一个12进制计数器，使用置数端。 回归状态：SM-N = S4 = D3D2D1D0=0100 反馈状态：SM-1 =S16-1 =1111 ，C=1 解法二：选择 k=M-N =4 ╳ 3．用复位端R设计N进制计数器 8.1.4 用集成计数器设计N进制计数