新编数字逻辑电路(第2版)2.ppt

* * B3 B2 B1 B0 A3 A2 A1 A0 =1 A3 =1 =1 B3 B2 B1 B0 A2 A1 A0 * * 9.4 存储器的设计 9.4.1 RAM的设计 在Verilog HDL中，若干个相同宽度的向量构成数组，其中reg（寄存器）型数组变量即为memory（存储器）型变量。 memory型变量定义语句如下： reg[7:0] mymemory[1023:0]; 语句定义了一个1024个字的存储器变量mymemory，每个字的字长为8位。经定义后的memory型变量可以用下面的语句对存储器单元赋值（即写入）： mymemory[7] = 75; //存储器mymemory的第7个字被赋值75 * * 8x8位RAM的Verilog HDL的源程序（myram.v）如下： module myram(addr,csn,wrn,data,q); input [2:0] addr; input csn,wrn; input [7:0] data; output [7:0] q; reg [7:0] q; reg [7:0] mymemory[2:0]; always @(posedge addr) begin if (csn) q = bzzzzzzzz; else if (wrn == 0) mymemory[addr]= data; else if (wrn == 1) q = mymemory[addr]; end endmodule * * 图7.14 8x8位RAM设计电路的仿真波形 在8x8位RAM设计电路的仿真波形中的第1阶段，由于csn=0和wrn=0，存储器处于写操作阶段。在此工作阶段，存储器根据地址addr的变化，将数据data写入存储器，此时的输出未具体赋值，因此输出q为未知（x）。在仿真波形的第2阶段，由于csn=0和wrn=1，存储器处于读操作阶段。在此工作阶段，存储器根据地址addr的变化，将已写入的数据送到q输出端。在仿真波形的第3阶段，由于csn=1，存储器处于禁止工作阶段，在此工作阶段，输出端为高阻状态（z）。 * * 9.4.2 ROM的设计 用case语句实现8x8位ROM的源程序from_rom.v如下： module from_rom(addr,ena,q); input [2:0] addr; input ena; output [7:0] q; reg [7:0] q; always @(ena or addr) begin if (ena) q = bzzzzzzzz;else case (addr) 0:q = 1:q = 2:q = 3:q = 4:q = 5:q = 6:q = 7:q = default : q = bzzzzzzzz; endcase end endmodule * * 用数组语句实现8x8位ROM的源程序from_rom.v如下： module from_rom(addr,ena,q); input [2:0] addr; input ena; output [7:0] q; reg [7:0] q; reg [7:0] ROM[2:0]; always @(ena or addr) begin ROM[0] = ROM[1] = ROM[2] = ROM[3] = ROM[4] = ROM[5] = ROM[6] = ROM[7] = if (ena) q = bzzzzzzzz; else q=ROM[addr]; end endmodule * * 9.5 半导体存储器的应用 多功能信号发生器 多谐震荡器 CP 存储器 D/A转换 波形输出 计数器 A0 A1 Ai-1 控制电路 输出电路 数据输出 * * 第10章 可编程逻辑器件 PROM是始于1970年出现第一块可编程逻辑器件PLD（Programmable Logic Device），随后可编程逻辑器件又陆续出现了PLA、PAL、GAL、EPLD及现阶段的C