2004~2005学年第二期《数字逻辑》考试试题(b卷)答案2004~2005学年第二学期《数字逻辑》考试试题(b卷)答案2004~2005学年第二学期《数字逻辑》考试试题(b卷)答案2004~2005学年第二学期《数字逻辑》考试试题(b卷)答案.ppt

* 北京工业大学计算机学院 2004~2005学年第二学期《数字逻辑》考试试题（B卷） 考试时间：2005年6月24日13时30分至15时05分 学号: 姓名： 成绩： 答案 _ 得分： 四 三 二 一 题号： 一. 填空题（每题2分，共24分） 1. 数制转换 2. 已知(0101 1000 0110 0001)8421，若以十进制数10000为模，它的补数是( )8421。 3. 已知[x]反请写出： [x]原= ； [x]补= ；x= 。 4. 写出十进制数72的8421码、2421码和余3码的BCD代码。 (72)10 ? ( )8421 ( )2421 ( )余3码 5. 已知函数 写出其对偶式： 二. 简答题（每题6分，共24分） 1. 已知 2. 写出下面时序电路输出端Q的状态方程，并画出次态卡诺图。 3. 已知二进制自然代码（F3 F2 F1 F0）转换为格雷码（G3 G2 G1 G0）的逻辑电路如下，请直接画出格雷码转换为二进制自然代码的逻辑电路。 =1 =1 =1 G3 F3 F2 F1 F0 G2 G1 G0 求 的最简与或式和最简或与式。 =1 1 Q Q CP D Q B A CP d 1 1 d 1 0 d 0 1 0 10 11 01 00 AB C 最简与或式 最简或与式 或 =1 =1 =1 F3 F2 F1 F0 0 0 1 1 1 0 1 1 0 0 10 11 01 00 AB Q Qt+1 次态卡诺图： 状态方程： 4. 应用74LS139译码器和最少的与非门实现全减器。 74LS139 1. 分析由74LS153组成的如下电路，要求写出真值表并回答其功能。 （6分） 三. 分析题（共22分） 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 0 0 0 0 0 0 0 J D C B A 真值表： 1 A B C B C J D 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 G F C B A 真值表： 答：这是一个全加器。 3. 根据下图画出电路输出波形。（8分） 置数 ? 1 1 1 左移 ? 0 1 1 右移 ? 1 0 1 保持 ? 0 0 1 清零 × × × 0 功能 CLK S0 S1 /CLR 74LS194功能表 CLK /CLR QA QB QC 2. 根据下图电路画出状态图，并回答其功能。（8分） 上电清零 CJ=0 CJ=1 11/0 00/1 00/0 01/1 10/1 01/0 10/0 11/1 AiBi /Hi 答：这是一位二进制串行加法器。 四. 设计题（每题10分，共30分） 1.应用两个四位二进制数加法器为主要器件设计一位8421码加法器。 四位二进制数加法器 四位二进制数加法器 解：设两个加数分别是A3A2A1A0和B3B2B1B0，和为H3H2H1H0。第一个加法器完成四位二进制加法运算，第二个加法器完成加六修正。加六修正的判断条件是二进制加法之和超出8421编码范围，其卡诺图如下： 1 1 0 0 10 1 1 0 0 11 0 1 0 0 01 0 1 0 0 00 10 11 01 00 S3S2 S1S0 ≥1 0 0 0 COUT 解毕。 2. 用下降沿触发的D-FF设计三位格雷码同步计数器，要求写出状态图、状态表和激励方程，画出电路图。（10分） 解：三位格雷码同步计数器的状态图。 000 001 011 010 110 111 101 100 二进制状态表： 卡诺图： 101 111 111 110 100 101 000 100 010 011 110 010 011 001 001 000 Qt+1 Qt 100 101 010 011 1 000 111 110 001 0 10 11 01 0