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MicroBlaze软核处理器原理--MicroBlaze软核处理器结构 下面给出一个典型的总线结构。 MicroBlaze软核处理器原理--MicroBlaze信号接口 MicroBlaze处理器能配置成下面的总线接口： 32位版本的PLBV4.6接口； 32位版本的OPB2.0接口； LMB提供简单同步协议用于高效的块RAM传输； FSL提供快速无需仲裁的流通信机制； XCL提供在缓存和外部存储器控制器之间的快速从设备仲裁的流接口； 调试接口和处理器调试模块（MDM）一起使用； 跟踪接口用于性能分析。 MicroBlaze软核处理器原理--MicroBlaze应用二进制接口-存储器模型 MicroBlaze所定义的存储器模型有四个不同的部分： 1）小数据区； 2）数据区； 3）普通的非初始化区； 4）字面值（Literal）或常数。 何宾 Tel： email: 高等教育出版社 北京中教仪装备技术有限公司 高教社XILINX SOC竞赛培训系列课程 FPGA System Design Primer 北京中教仪装备技术有限公司 何宾 Tel email:hebin@mail.buct.edu.cn 版权所有，禁止未经授权的商业使用行为 北京中教仪装备技术有限公司 培训内容 Xilinx片上可编程系统设计导论 MicroBlaze处理器原理 EDK工具概述 操作系统(OS)及板级支持包(BSP)概述 基于EDK10.1和MicroBlaze处理器的设计流程 MicroBlaze软核处理器原理--MicroBlaze软核处理器结构 指令一侧总线接口 数据一侧总线接口 可选择的配置 MicroBlaze软核处理器原理--MicroBlaze软核处理器结构 DPLB（Data Processor Local Bus）：数据接口，处理器 本地总线； DOPB（Data On-chip Peripheral Bus）：数据接口，片 上外设总线； DLMB（Data Local Memory Bus）：数据接口，本地存 储器总线； MicroBlaze软核处理器原理--MicroBlaze软核处理器结构 IPLB（Instruction Processor Local Bus）：指令接口， 处理器本地总线； IOPB（Instruction On-Chip Peripheral Bus）：指令接 口，片上外设总线； ILMB（Instruction Local Memory Bus）：指令接口， 本地存储器总线； MicroBlaze软核处理器原理--MicroBlaze软核处理器结构 MFSL 0..15（Fast Simple Link, FSL master interface）： FSL主接口； DWFSL 0..15（FSL master direct connection interface）：FSL主直接连接接口； SFSL0..15（Fast Simple Link, FSL slave interface）： FSL从接口； DRFSL0..15（FSL slave direct connection interface）： FSL从直接连接接口； MicroBlaze软核处理器原理--MicroBlaze软核处理器结构 IXCL（Instruction side Xilinx CacheLink interface）：指令侧高速缓存链接接口； DXCL（Data side Xilinx CacheLink interface）：数据侧高速缓存链接接口； Core：时钟、复位、调试和跟踪信号； LMB BRAM CNTLR LMB BRAM CNTLR BRAM PLB MDM UART INTC MicroBlaze Timer GPIO IBA LEDs Switch MYIP EMC CNTLR SRAM ICON Flash MicroBlaze软核处理器原理--MicroBlaze软核处理器结构特点 MicroBlaze软核处理器是可配置的，设计人员可以根 据设计定制处理器的可选配置，根据版本的不同可配置 的选项不同。软核处理器有以下几个方面的固定特征： 1. 32个32位通用寄存器； 2. 32位3个操作数的指令字，指令字有2种寻址模式； 3. 32位的地址总线； 4. 流水线操作。 MicroBlaze软核处理器原理--MicroBlaze软核处理器结构