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一种数字信号处理器中的高性能乘加器设计 微电子0903孙鑫 数字信号处理 数字信号处理（DSP，Digital Signal Processor）是将信号以数字方式表示并处理的理论和技术。 数字信号处理器的特点 分开的程序存储器和数据存储器（哈佛结构）。 用于单指令流多数据流（SIMD）作业的特殊指令集。 可进行并行处理，但不支援多任务。 用于宿主环境时可作为直接内存存取（DMA）设备运作。 从模拟数字转换器（ADC）获得数据，最终输出的是由数字模拟转换器（DAC）转换为模拟信号的数据。 DSP的应用 语音处理　 图像/图形 军事； 仪器仪表 自动控制。 医疗　　 家用电器 生物医学信号处理　　 CT：（其中发明头颅CT英国EMI公司的豪斯菲尔德获诺贝尔奖。） CAT:计算机X射线空间重建装置。 心电图分析。 乘法累加器MAC 乘加操作是数字信号处理器( DSP) 的关键部分, 单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。 在数字信号处理的滤波器、FFT、卷积及各种矢量运算中，由于要执行 Σb(n)*x(n - k)一类的运算，这类运算的乘法和加法总是同时出现，乘法器和加法器对dsp的性能很重要。 乘加操作( MAC)Y= A* B+ C 一般来说, 乘加运算可以分为四步: 1) 计A*B, 并产生部分积; 2) 进行部分积的压缩, 直至最后两个加数; 3) 使用超前进位加法, 求得最终乘法结果; 4) 与C进行加减运算。 本文设计流程 改进Booth编码电路设计 乘加操作: MAC=A* B+ C; 而在乘减操作中,可以当作乘数为负, 并入乘加的情况之中, MAS=C- A* B= C+ A* (-B) 。因此, 可以把乘加乘减控制信号并入Booth编码阶段, 与Booth编码中相邻三位的最高位Y2i+1相异或, 作为各行部分积的符号位来控制加或减。 华莱士树压缩 采用保留进位加法器CSA( carry save) 实现的华莱士树阵列比传统进位传递的加法快得多。可以将N个部分积的累加次数从N-1次减少到log2 N次。 在对乘数使用Booth编码后, 需要考虑各行部分积的符号扩展。部分积压缩阵列左上角即符号扩展部分, 右下角各行部分积权值不同导致必须填0操作。符号扩展与尾部填零一方面增加了硬件开销, 另外也增加了计算的功耗。 可以试图将部分积的长度转化为有限的长度。采用这种符号扩展原理后, 本文设计的17位有符号数乘法压缩过程中使用的全加器数目相应有所减少。两种扩展技术的比较结果列于表1。 项目 无限符号位扩展 有限扩展 节省 全加器数目 256 178 30% 混合加法器 在压缩树计算得到两个加数项后, 使用进位选择加法器( carry select) 计算最后的乘加结果。进位选择加法器预先考虑进位输入的所有可能, 对于二进制来说, 就是0和 1两种可能。分别假设Cin= 0的计算结果为 0?链, Cin= 1的计算结果为!1?链,可以通过一个双路开关选出结果, 从而减小了进位传播的关键路径延时。 本质是一种并行结构 DSP乘加器异常处理 DSP异常处理对于保证计算结果的可靠性、可测性和预知性具有重要作用, 能够维护处理器的正常运算。 DSP乘/ 累加单元中的加法器包括: 一个零检测器 一个溢出/ 饱和逻辑 一个舍入器 性能分析 与文献[ 6] 给出的0.18um CMOS工艺下普通16位乘法结合超前进位加法的乘加器设计进行比较。 在SMIC（中芯国际）0.18 um CMOS工艺下, 使用Synopsys工具进行综合, 其时序、面积综合。 在200MHz工作频率下, 本文设计的功耗为24430 UW。 项目 时序综合优化 面积综合优化 文献[ 6] 时间/ ns 3. 01 4. 74 3.78 面积/um 52163 26519 40876 功耗问题 近年来，随着IC工作频率、集成度、复杂度的不断提高，IC的功耗快速增加，以Intel处理器为例，处理器的最大功耗每4年增加1倍。正如Intel所称：功耗问题是决定摩尔定律能否继续适用的唯一因素。 功耗的提高带来了一系列的现实问题 首先，功耗增加引起IC运行温度上升会引起半导体电路的运行参数漂移，影响IC的正常工作； 其次，功耗增加引起IC运行温度上升会缩短芯片寿命； 对系统冷却的要求提高，不仅增加系统成本，而且限制了系统性能的进一步提高； 对现在流行的移动计算，系统的低功耗设计及其IC的低功耗设计，是其生存的关键。 功耗优化技术 系统级低功耗技术； 逻辑级低功耗技术； 电路级低功耗技术； 版图级低功耗技术； 工艺级低功耗技术。 结论 在传统通用乘加器硬件结构的基础上