verilog 模块结构、数据类型、变量和基本运算符verilog 模块的结构、数据类型、变量和基本运算符verilog 模块的结构、数据类型、变量和基本运算符verilog 模块的结构、数据类型、变量和基本运算符.ppt

版权所有:北京航空航天大学 第三章 模块的结构、数据类型、变量和基本运算符 module 模块名（端口信息）； 输入/输出说明 内部信号声明 逻辑功能描述 endmodule Verilog 模块由两部分组成：端口信息和内部功能。 Verilog HDL模块的结构 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule 编写Verilog HDL模块的练习 请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, —, —, — ); input —, —, —; —— d, — ; assign d = a | ( b ~c) ; assign e = ( b ~c ); _______ 编写Verilog HDL模块的练习 请在下面的空格中填入适当的符号 使其成为右图的Verilog 模块 ： module block1(a, b, c , d, e ); input a, b, c; output d, e ; assign d = a | ( b ~c) ; assign e = ( b ~c ); endmodule 模块的端口定义与调用 Verilog HDL模块中的逻辑表示 在Verilog 模块中有三种方法可以生成逻辑电路： - 用 assign 语句(连续赋值语句)： assign cs = ( a0 ~a1 ~a2 ) ; - 用 元件的实例调用： and2 and_inst ( q, a, b); - 用 always 块(过程块)： always @ (posedge clk or posedge clr) begin if (clr) q= 0; else if (en) q= d; end 并行和顺序逻辑关系的表示 如在模块中逻辑功能由下面三个语句块组成 ： assign cs = ( a0 ~a1 ~a2 ) ; // -----1 and2 and_inst ( qout, a, b); // -----2 always @ (posedge clk or posedge clr) //-----3 begin if (clr) q= 0; else if (en) q= d; end 三条语句是并行的，它们产生独立的逻辑电路； 而在 always 块中: begin 与 end 之间是顺序执行的。 Verilog模块中的信号 只有两种主要的信号类型： - 寄存器类型： reg 在always 块中被赋值的信号，往往代表 触发器，但不一定是触发器。 - 连线类型： wire 用 assign 关键词指定的组合逻辑的信号 或连线 Verilog模块中的信号要点 需要注意的是： - 寄存器 ( reg )类型不一定是触发器。 - 它只是在 always 块中赋值的信号。 Verilog中reg与wire的不同点 用寄存器 (reg)类型变量生成组合逻辑举例： module rw1( a, b, out1, out2 )