基于误差修正算法的并行交替采样ADC的应用并行交替采样ADC原理.ppt

基于误差修正算法的并行交替采样ADC的应用 并行交替采样ADC原理 并行交替采样ADC（Time-interleaved ADC, TI-ADC)结构能够将多片相对低采样率的ADC芯片组合起来构成高采样率系统。 TI-ADC的缺陷 由于制造工艺的原因，通道间失配误差会降低整个TI-ADC系统的SNR和SFDR. 三种失配误差: 偏置误差（Offset Error） 增益误差（Gain Error） 采样间隔误差（Timing-skew Error） 增益误差（Gain Mismatch) 增益失配的时域和频域分析 采样间隔误差（Phase Mismatch) 时钟相位失配的时域和频域分析 偏置误差（Offset Mismatch) 偏置失配的时域和频域分析 三种误差的总效应 数字后处理系统框图 混合滤波器组系统分析——TI-ADC TI-ADC： TI-ADC重构滤波器（1） 假设x(t)是1st Nyquist内的带限信号，则y(n)的Fourier transformation可以写成： 其中： TI-ADC重构滤波器（2） 重构滤波器： 其中 与 α (m+1)k 是 矩阵 A-1(d)的元素 TI-ADC重构滤波器（3） 重构滤波器的冲激响应 TI-ADC重构滤波器（4） 重构滤波器组的多相实现结构： 频率相关的修正方法 TI-ADC硬件设计 模拟输入信号1:M拆分与驱动 低失真 一致性好 多相时钟产生 低抖动 精确相移 14bit 320Msps TIADC（1） 14bit 320Msps TIADC（2） 模拟前端：功分器+变压器 多相时钟产生：分立锁相环结构 FPGA内实时修正失配误差 14bit 320Msps TIADC（3） Fin = 59.0MHz ? Offset Error: (LSB)18.9 9.0 19.1 14.0 ? Gain Error: (%)0 -2.01 -1.57 -0.80 ? Time Error: (ps)0 -2.6 15.1 37.6 8bit 4Gsps TIADC（1） 8bit 4Gsps TIADC（2） 模拟前端：功分器+变压器 多相时钟产生：集成锁相环+延迟线 高速LVDS信号接收 8bit 4Gsps TIADC （3） Fin = 803.0MHz ? Offset Error: (LSB)0 -3.78 -10.66 -3.38 ? Gain Error: (%)0 -2.65 -0.48 -1.69 ? Time Error: (ps)0 -39.63 -22.91 -81.22 8bit 500Msps TIADC（1） 8bit 500Msps TIADC（2） 模拟前端：可变增益放大器 多相时钟产生：集成锁相环 DDR SDRAM大容量数据缓存 8bit 4Gsps TIADC （3） Fin = 50.0MHz ? Offset Error: (LSB)0 -4.1 ? Gain Error: (%)0 1.006 ? Time Error: (ps)0 47.3 Thanks ! 一个M通道TI-ADC系统由M个ADC转换通道构成，每个转换通道的采样率为fs/M，采样相位差为2pi/M，各通道采样同一个模拟信号，将转换结果按采样顺序排列，最终数据的等效采样率为fs 频谱加权复制，目标：混叠频谱的加权因子为0，以此建立方程组求解F 对该59MHz 的正弦波修正前的SINAD 与SFDR 分别为40.04dB 与40.92dB；修正后分别为67.82dB 与90.18dB。 这是我们的数字后处理框图。在硬件电路完成后，首先输出标准正弦波确定失配误差的大小。然后使用他们构成滤波器来对采样结过进行修正。算法处理部分可以使用FPGA或者DSP实时修正，也可以在PC中离线修正 A（d,w) 范德蒙行列式 考虑到算法在数字电路(如FPGA 等) 的实现，为了增大系统的吞吐量。多相实现结构可以增加系统的并行性并且减少系统的运算量 实际中的通道失配误差很可能与模拟信号的输入频率有关，比如若并行交替ADC 系统前端使用变压器来进行单端信号到差分信号转换时，由于变压器对相位延迟随频率变化，因而系统的等效时间相位延迟也随输入信号的频率而变化。 对于这些要求，我们使用多个结构做了尝试 AD6645 * * 增益失配的示意图 时域分析 频域分析 ? 基本误差信号周期等于单个ADC采样周期（fs/M） ? 误差信号的幅度被输入正弦信号的幅度所调