VHDL设计风格和实现.ppt

VHDL设计风格和实现 内容概述 一、同步设计 二、速度 三、资源 四、其他 一、同步设计 什么是同步设计？ 同步设计：上游数据到下游逻辑单元的传递是通过时钟来同步的。 - 只要能满足时延要求，就可以确保下游逻辑单元能正确采样到上游数据。 异步设计：上游数据发生变化的时机是不确定的，甚至会出现中间态。 - 下游逻辑对上游数据的采样是不确定的，会发生数据传递的错误。 门产生的时钟有问题 此例中，计数终点信号会产生毛刺，使用该信号作时钟会引起问题。 - MSB布线更短，信号变化先到达与门。与门会“感知”到1111的中间态。由于与门为电平敏感，会输出高电平的毛刺，从而引起寄存器的误动作。 相应的VHDL代码 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal flop: std_logic; process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1; end if; end process; TC = ‘1’ when Counter=“1111” else ‘0’; --TC为组合逻辑输出 process(TC) begin if rising_edge(TC) then --使用组合逻辑输出作时钟，是异步设计，禁止！！！ flop = … end if; end process; 毛刺和同步设计 组合逻辑的毛刺通常总是存在，难于甚至无法消除 毛刺只有在异步设计中（连接到时钟、异步复位、锁存器的使能端）才存在问题 在同步设计中，由于寄存器在时钟沿才会动作，只要能满足时延要求，就能确保采样到稳定正确的结果 毛刺无法消除，但其造成的问题却可以消除 采用同步设计并达到时延要求 安全同步化异步输入一例——去抖动逻辑 相应的VHDL代码 signal AsynInput: std_logic; signal InputReg: std_logic; signal Delay: std_logic; signal SynInput: std_logic; process(SynInput, AsynInput) begin if SynInput=‘1’ then --此置位为寄存器信号，为同步设计，可行 InputReg = ‘0’; if rising_edge(AsynInput) then InputReg = ‘1’; end if; end process; process(Clk) begin if rising_edge(Clk) then Delay = InputReg; SynInput = Delay; end if; 相应的VHDL代码 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal flop: std_logic; process(TC, Clk) begin if TC=‘1’ then --此复位为寄存器信号，为同步设计，可行 Counter = “0000”; TC = ‘-’; elsif rising_edge(Clk) then Counter = Counter + 1; if Counter=“1110” then --注意和异步设计中TC信号的比较 --此处TC为寄存器输出 TC = ‘1’; else TC = ‘0’; end if; end if; end process; 相应的VHDL代码 例2 signal Counter: std_logic_vector(3 downto 0); signal TC: std_logic; signal s: std_logic; process(Clk) begin if rising_edge(Clk) then if INPUT=‘1’ then Counter = Counter + 1; end if; if TC=‘1’ then --TC 用在寄存器的CE端，为同步设计，可行 s = DATA; end if; end if; end process; TC = ‘1’ when Counter=“1111” else ‘0’; --TC为组合逻辑输出 二、速度 中间态、时延和速度 当寄存器间数据传递的时延超过一