第5章 时序逻辑电路_周开第5章 时序逻辑电路_周开利第5章 时序逻辑电路_周开利第5章 时序逻辑电路_周开利.ppt

* 5.4 常用时序逻辑电路 5.4.4 序列信号发生器 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常将这种串行数字信号称为序列信号。产生序列信号的电路称为序列信号发生器。，可由计数器和数据选择器构成。 实现的电路* 5.4 常用时序逻辑电路 ★构成序列信号发生器也可采用带反馈逻辑电路的移位寄存器。如果序列信号的位数为m，移位寄存器的位数为n，则应取2n?m。 D0 * 5.4 常用时序逻辑电路* 本章小结 在时序逻辑电路中，任一时刻的输出不但与当前时刻的输入有关，还与电路原来的状态有关，它必包含存储电路部分，这是时序电路的显著特点。通常用于表示时序电路逻辑功能的方法有：(1)三大方程组(即驱动方程、状态方程和输出方程)、(2)状态转换表、(3)状态转换图和(4)时序图等。本章介绍了分析和设计时序电路的一般步骤，介绍了寄存器、计数器、顺序脉冲发生器和序列信号发生器。重点是同步时序逻辑电路的分析和设计，以及集成计数器构成任意进制计数器及应用。 * 习 题 5.1 5.2 5.6 5.7 5.9 5.11 5.12 5.13 5.17 5.18 5.19 * 逻辑符号 功能表 5.4 常用时序逻辑电路 同步预置数输入端，低电平有效。 状态控制输入端，EP=ET=1时，为加法计数 ；当EP=0或ET=0时，保持原态不变； * 5.4 常用时序逻辑电路 b. 同步二进制减法计数器 计数脉冲CLK 计数器的状态 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 状态转换表 若用T触发器来实现则当计数脉冲CLK到达时，让该翻转的那些触发器输入端T =1，不该翻转的T =0。 则 驱动方程： * 5.4 常用时序逻辑电路 输出方程： 电路 * 5.4 常用时序逻辑电路 状态转换表 状态转换图 * 5.4 常用时序逻辑电路 ★中规模集成的4位同步二进制加法/减法计数器74191 逻辑符号 功能表 时钟脉冲输入端，上升沿触发。 使能控制输入端 ，低电平有效。输入高电平时，禁止计数； 异步预置数输入端，低电平有效。 管脚图 * 加/减计数控制输入端 。输入高电平时，进行加法计数；输入低电平时进行减法计数。 进位/借位输出。 负脉冲输出端 ，当S=0、C/B=1、且CLK1=0时，此端输出一负脉冲，作芯片扩展之用。 5.4 常用时序逻辑电路 * ★中规模集成的4位同步二进制加法/减法计数器74193 5.4 常用时序逻辑电路 74HC193也是常用的4位同步可逆计数器，与74HC191不同之处在它具有异步清零输入端和异步预置数输入端，另外它属于双时钟控制加/减计数。 逻辑符号 功能表 异步预置数输入端，低电平有效。 异步清零输入端，高电平有效 * 5.4 常用时序逻辑电路 逻辑符号 功能表 加法计数的时钟脉冲输入，此时CLKD接高电平 减法计数的时钟脉冲输入，此时CLKU接高电平 预置数输入端 进位和借位输出，在CLK=0时，输出负脉冲 D3、D2、D1、D0 C、B 管脚图 * 5.4 常用时序逻辑电路 2. 同步十进制计数器 a. 十进制数的加法计数器 状态转换表 同步十进制加法计数器电路是在同步二进制加法计数器的基础之上略加修改而成的。 * 5.4 常用时序逻辑电路 状态转换图 * 5.4 常用时序逻辑电路