第6章_verilog_hl设计进阶习题第6章_verilog_hdl设计进阶习题第6章_verilog_hdl设计进阶习题第6章_verilog_hdl设计进阶习题.ppt

第6章　 Verilog HDL设计进阶 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 习 题 6-10 基于原理图输入方式，用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 6-3 VGA彩条信号显示控制电路设计 （1）实验目的： （2）实验原理： 6-3 VGA彩条信号显示控制电路设计 （1）实验目的： （2）实验原理： 6-3 VGA彩条信号显示控制电路设计 （1）实验目的： （2）实验原理： 6-3 VGA彩条信号显示控制电路设计 （1）实验目的： （2）实验原理： (3) 实验内容1： (4) 实验内容2： (5) 实验内容3： (6) 实验内容4： 6-4 基于时序电路的移位相加型8位硬件乘法器设计 （1）实验原理： （2）实验任务1： （3）实验任务2 ： （4）实验任务3 ： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 6-4 基于时序电路的移位相加型8位硬件乘法器设计 6-5 移位寄存器设计 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP39_SHIFTER/ 。 6-6 串/并转换数码静态显示控制电路设计 （1）实验原理： （2）实验任务1： （3）实验任务2： * * 习 题 实验与设计 6-1 在Verilog设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？ 答：同步清零、异步清零，在过程语句敏感信号表中的逻辑表述posedge CLK用于指明正向跳变，或negedge用于指明负向跳变实现 6-2 哪一种复位方法必须将复位信号放在敏感信号表中？给出这两种电路的Verilog描述。 答：异步复位必须将复位信号放在敏感信号表中。 同步清零： always @(posedge CLK) //CLK上升沿启动 Q=D; //当CLK有升沿时D被锁入Q 异步清零： always @(posedge CLK or negedge RST) begin //块开始 if(!RST)Q=0; //如果RST=0条件成立，Q被清0 else if(EN) Q=D; //在CLK上升沿处，EN=1，则执行赋值语句 end //块结束 6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。 module Statistics8(sum,A); output[3:0]sum; input[7:0] A; reg[3:0] sum; integer i; always @(A) begin sum=0; for(i=0;i=8;i=i+1) //for 语句 if(A[i]) sum=sum+1; else sum=sum; end endmodule module Statistics8(sum,A); parameter S=4; output[3:0]sum; input[7:0] A; reg[3:0] sum; reg[2*S:1]TA; integer i; always @(A) begin TA=A; sum=0; repeat(2*S) begin if(TA[1])sum=sum+1; TA=TA1; end end endmodule repeat循环语句 for循环语句 module Statistics8(sum,A); parameter S=8; output[3:0]sum; input[7:0] A; reg[S:1] AT; reg[3:0] sum; reg[S:0] CT; always @(A) begin AT={{S{1b0}},A}; sum=0; CT=S; while(CT0) begin if(AT[1])sum=sum+1;else sum=sum; begin