2DSP硬件结构.ppt

比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，即选择累加器中较大的字并存储在数据存储器中，改变状态寄存器ST0中的测试/控制位和传送寄存器（TRN）的值。同时，CSSU利用优化的片内硬件促进Viterbi型蝶形运算。 TMS320C54X提供高速、双向、多通道带缓冲串口Mcbsp，具有以下特点： 充分的双向通信 双倍的发送缓冲和三倍的接收缓冲数据存储器，允许连续的数据流 独立的接收、发送帧和时钟信号 可以直接与工业标准的编码器，模拟界面芯片AICs，其他串形A/D，D/A器件通信连接 具有外部移位时钟发生器及内部频率可编程移位时钟 可以直接利用多种串形协议接口通信，例如： T1/E1，MVIP，H100，SCSA，IOM-2，AC97，IIS，SPI 发送和接收通道数最多可以达到128路 宽范围的数据格式选择，包括8，12，16，20，24，32位字长 利用U律或A律的压缩扩展通信 8位数据发送的高位、低位先发送可选 帧同步和时钟信号的极性可编程 可编程内部时钟和帧同步信号发生器 RSR RBR 扩展 压缩 DRR DXR 时钟和帧 同步信号 发生和控 制 多通道选 择 SPCR RCR XCR SRGR PCR MCR RCER XCER XSR DR DX CLKX CLKR FSX FSR CLKS RINT XINT REVT XEVT REVTA XEVTA 中断到CPU 同步事件到DMA 图、McBSP内部结构 16位外设总线 接收移位寄存器 接收缓冲寄存器 数据接收寄存器 数据发送寄存器 发送移位寄存器 工作原理： 发送时，先写数据于数据发送寄存器DXR，再在发送时钟CLKX和帧同步发送信号FSX控制下，通过发送移位寄存器XSR将数据经发送引脚DX移出发送。 接收数据时，在接收时钟CLKR和帧同步发送信号FSR控制下，将通过接收引脚DR接收的数据移入接收寄存器，并复制这些数据到接收缓冲寄存器RBR，再复制到DRR，最后由CPU读出。 发送通道使能寄存器B XCERBx 000DH 0035H 0049H 0039H 引脚控制寄存器 PCRx 000EH 0035H 0049H 0039H 地址 发送通道使能寄存器A XCERAx 000CH 0035H 0049H 0039H 接收通道使能寄存器B RCERBx 000BH 0035H 0049H 0039H 接收通道使能寄存器A RCERAx 000AH 0035H 0049H 0039H 多通道寄存器2 MCR2x 0009H 0035H 0049H 0039H 多通道寄存器1 MCR1x 0008H 0035H 0049H 0039H 采样率发生寄存器2 SRGR2x 0007H 0035H 0049H 0039H 采样率发生寄存器1 SRGR1x 0006H 0035H 0049H 0039H 发送控制寄存器2 XCR2x 0005H 0035H 0049H 0039H 发送控制寄存器1 XCR1x 0004H 0035H 0049H 0039H 接收控制寄存器2 RCR2x 0003H 0035H 0049H 0039H 接收控制寄存器1 RCR1x 0002H 0035H 0049H 0039H 串口控制寄存器2 SPCR2x 0001H 0035H 0049H 0039H 串口控制寄存器1 SPCR1x 0000H 0035H 0049H 0039H 子地址寄存器 SPSAx - 0034H 0048H 0038H 数据接收寄存器1 DXR1x - 0033H 0043H 0023H 数据发送寄存器2 DXR2x - 0032H 0042H 0022H 数据解收寄存器1 DRR1z - 0031H 0041H 0021H 数据接收寄存器2 DRR2x - 0030H 0040H 0020H 发送移位寄存器1，2 XSR[1,2] - - - - 接收缓冲寄存器1，2 RSR[1,2] - - - - 接收移位寄存器1，2 RBR[1,2] - - - - McBSP2 McBSP1 McBSP0 寄存器名称 名称缩写 子地址 NC NC HCNTL0 VSS BCCLKR0 BCCLKR1 BFSR0 BFSR1 BDR0 HCNTL1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 77 76 75 74 73 82 81 80 79 78 87 86 85 84 83 92 91 90 89 88 97 96 95 94 93 102