2_DSP试验箱VC5416板原理说明.doc

DSP试验箱VC5416板原理说明 DSP试验箱VC5416板的原理图位置 C:\ICETEK\VC5416AE\DOCS\ICETEK-VC5416Ae原理图.pdf ，共6张 ① CPU.PFD ② CPLD.PFD ③ RAM.PFD ④ UART.PFD ⑤ EXIO.PFD ⑥ CODEC.PFD ICETEK-VC5416-A评估板及教学实验箱实验指导书VE3.pdf ICETEK-VC5416-A 评估板技术指标（实验指导书P1） ICETEK-VC5416-A 原理图和实物图（实验指导书P2） 所涉及的芯片请：到厂家网站，查看厂家的DATASHEET（英文版，权威；中文版是翻译）,内含其功能、技术指标、典型应用电路；或一般百度也可找到厂家的DATASHEET；或上中国知网，查相关应用的论文 CPU.PFD原理图解剖 1、CPU :TMS320VC5416 CPU使用TI公司TMS320VC5416，其权威资料/product/tms320vc5416 或见教材、网络资料 2、电源：VC5416的工作电压为３.３Ｖ、１.６Ｖ。需要将5Ｖ的ＶＣＣ转化 １１１７－３３是低压差线性稳压源芯片（加ａｍｓ之类前缀表示厂家），把5V转成3.3v 典型值＝１.２５ｖ；典型值＝５５ｕｆ，可忽略。（ＴＬＶ１１１７－ＡＤＪ） （此处电路中２个电阻值似乎有误） ３、无源晶体 Ｘ１、Ｘ２是５４１６集成电路振荡端子外围电路中总是以一个晶振（或其它谐振元件）和两个电容组成回路晶振旁的2个电容是晶体的匹配电容，只有在外部所接电容为匹配电容的情况下，振荡频率才能保证在标称频率附近的误差范围内。最好按照所提供的数据来，如果没有，一般是30pF左右。太小了不容易起振。在某些情况下，也可以通过调整这两个电容的大小来微调振荡频率，当然可调范围一般在10p量级。 晶振的标称值在测试时有一个负载电容的条件，在工作时满足这个条件，振荡频率才与标称值一致。一般来讲，有低负载电容（串联谐振晶体）高负载电容（并联谐振晶体）之分。在电路上的特征为：晶振串一只电容跨接在IC两只脚上的，则为串联谐振型；一只脚接IC，一只脚接地的，则为并联型。JTAG 仿真器也称为 JTAG 调试器，是通过 芯片的 JTAG 边界扫描口进行调试的设备。 JTAG 仿真器比较便宜，连接比较方便，通过现有的 JTAG 边界扫描口与 CPU 核通信，属于完全非插入式 ( 即不使用片上资源 ) 调试，它无需目标存储器，不占用目标系统的任何端口，而这些是驻留监控软件所必需的。另外，由于 JTAG 调试的目标程序是在目标板上执行，仿真更接近于目标硬件，因此，许多接口问题，如高频操作限制、 AC 和 DC 参数不匹配，电线长度的限制等被最小化了。使用集成开发环境配合 JTAG 仿真器进行开发是目前采用最多的一种调试方式。 HPI 设置跳线J1，J2 ７、U20：4 位拨动开关输入 通过设置3个外部引脚，设置时钟方式寄存器的值，定5416的工作时钟。（邹彦P288表） 8、4 位用户可控指示灯，D3－D6 9、抗干扰 电源与地之间接104电容，作用是去耦滤波、稳定电压、抗干扰 CPLD.PFD 复位 CPLD芯片95144XL /view/4627284b73513f.html RAM.PFD 指导书P13、15 /s/blog_658bb27f0100ucov.html Flash芯片：Am29LV800B ：8 Megabit (1 M x 8-Bit/512 K x 16-Bit) 简称LV800，它是一个低功耗flash，工作在2.7 － 3.6v电压下，一般来说存储数据可以保存100年以上，可以重复编程次数高达10万次。A18到A0为外部地址管脚， DQ0–DQ15为16条数据线，CE＃为片选控制管脚（低有效），OE＃为输出控制管脚（低有效），WE＃为写入控制管脚（低有效） 指导书P13、14、17 TMS320VC5416PGE 一次引导只能最多访问外扩32K 存储器，并且5416 的程序、数据访问空 间的页面大小为64K 字/页。因此，要访问全部512K 字地址的FLASH 物理存储器需要按照分页方式访问，这个访问可以通过存储器控制寄存器来实现其中Flash 的高位地址线由5416 的存储器控制寄存器控制，存储器控制寄存器可以驱动Flash的高位地址线处于一个固定的状态，从而实现分页的目的。上电复位时，存储器控制寄存器的值被