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EDA技术 Verilog语言 1) Net（网络连线）:由模块或门驱动的连线。 驱动端信号的改变会立刻 传递到输出的连线上。 例如：右图上，selb的改 变，会自动地立刻影响或 门的输出。 Verilog语言 2) 寄存器（reg）类型 数据储存单元的抽象。 默认初始值为X 常用行为语句结构来给寄存器类型的变量赋值。用来表示always块内的指定信号 Verilog语言 格式： reg[n-1:0] 数据名1，数据名2，……，数据名i； 或 reg[n:1] 数据名1，数据名2，……，数据名i； 例： reg rega； reg[3:0] regb，regc； 可以赋正值也可以赋负值，但当一个reg型数据是一个表达式 中的操作数时，它的值被当作无符号值，即正值。 如regb被赋值为-1，在表达式中被认为是？？ Verilog语言 例：寄存器的声明和使用 reg reset; initial begin reset=1`b1; #100 reset=1`b0; end Verilog语言 3) 整数、实数和时间寄存器类型 integer（通用寄存器数据类型，用于对数量进行操作） 例： integer counter;//一般用途，做为计数器 inital counter=-1; real 实常量和实寄存器数据类型使用，默认值为0 例：real delta; initial begin delta=4e10; delta=2.13; end integer i; initial i=delta; //i的值为2 Verilog语言 time 保存仿真时间，通过系统函数$time可以得到当前的仿真时间 Verilog语言 向量域选择 对上例中向量，可以指定它的某一位或若干个相邻位 Verilog语言 Verilog语言 Verilog语言 Verilog语言 6) memory类型 通过扩展reg型数据的地址范围生成格式： reg[n-1:0] 存储器名[m-1:0]; 或者 reg[n-1:0] 存储器名[m:1]; 例： reg[7:0] memea[255:0]; Verilog语言 注意： reg[n-1:0] rega; reg mema[n-1:0]; rega=0; 等于 mema=0; ？？ mema[3]=0;正确？？ Verilog语言 Verilog语言 参数值的改写(方法之一) 举例说明: module mod ( out, ina, inb); … parameter cycle = 8, real_constant=2.039, file = “/user1/jmdong/design/mem_file.dat”; … endmodule module test; … mod mk(out,ina,inb); defparam mk.cycle=6, mk.file=“../my_mem.dat”; … endmodule Verilog语言 参数值的改写(方法之二) 举例说明: module mod ( out, ina, inb); … parameter cycle = 8, real_constant=2.039, file = “/user1/jmdong/design/mem_file.dat”; … endmodule module test; … mod # (5, 3.20, “../my_mem.dat”) mk(out,ina,inb); … endmodule Verilog语言 Verilog语言 Verilog语言 Verilog语言 Verilog语言 Verilog语言 门级建模 1. 门级（低级抽象层次） 电路用逻辑门来描述 直观性 Verilog描述和电路逻辑图