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第5章 条件语句、循环语句、块语句和生成语句 5.1 条件语句（if else 语句） 5.1 条件语句（if else 语句） 5.1 条件语句（if else 语句） 5.1 条件语句（if else 语句） 5.1 条件语句（if else 语句） 5.1 条件语句（if else 语句） 5.2 case语句 5.2 case语句 5.2 case语句 5.2 case语句 5.2 case语句举例 reg [3:0] rega; reg [7:0] result; case(rega) 4 d0: result = 7 4 d1: result = 7 4 d2: result = 7 4 d3: result = 7 4 d4: result = 7 4 d5: result = 7 4 d6: result = 17 b1111101; 4 d7: result = 7 4 d8: result = 7 4 d9: result = 7 default: result =7 bx; endcase a g d b c f e bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 g f e d c b a V+ 0 LED不亮 1 LED亮 LED驱动原理 5.2 case语句举例 reg [3:0] rega; reg [7:0] result; case(rega) 4 d0: result = 7 4 d1: result = 7 4 d2: result = 7 4 d3: result = 7 4 d4: result = 7 4 d5: result = 7 4 d6: result = 17 b1111101; 4 d7: result = 7 4 d8: result = 7 4 d9: result = 7 default: result =7 bx; endcase a g d b c f e bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 g f e d c b a 5.2 case语句举例 reg[7:0] ir; casez(ir) 8 b1???????: instruction1(ir); 8 b01??????: instruction2(ir); 8 b00010???: instruction3(ir); 8 b000001??: instruction4(ir); endcase 5.2 case语句举例 reg[7:0] ir; casez(ir) 8 b1???????: instruction1(ir); 8 b01??????: instruction2(ir); 8 b00010???: instruction3(ir); 8 b000001??: instruction4(ir); endcase 5.2 case语句举例 module mux4_to_1 (out, i0, i1, i2, i3, s1, s0); output out; // 根据输入/输出图的端口声明 input i0, i1, i2, i3; input s1, s0; reg out; //把输出变量声明为寄存器类型 //任何输入信号改变，都会引起输出信号的重新计算 //使输出out 重新计算的所有输入信号必须写入 always @(...)的变量列表中 always @(s1 or s0 or i0 or i1 or i2 or i3) begin case ({s1, s0}) 2b00: out = i0; 2b01: out = i1; 2b10: out = i2; 2b11: out = i3; default: out = 1bx; endcase end endmodule if、 case语句正确用法 alwa