第三章 门电路-10-9第章 门电路-10-9第三章 门电路-10-9第三章 门电路-10-9.ppt

低电平 输出特性 高电平 输出特性 二、输出特性 实际电流方向 3.3.5 其他类型的CMOS门电路 一、其他逻辑功能的门电路 1. 与非门 2.或非门 负载管并联，驱动管串联。 负载管串联，驱动管并联。 * * * * * * * * 2、OC门的结构特点 RL 菱形记号表示OC输出结构，菱形下方的横线表示输出低电平时为低输出电阻。 OC门实现的线与 3、外接负载电阻RL的计算 当输入为低电 平时的电流 当输入为高电 平时的电流 3、外接负载电阻RL的计算 此时，m和 不相等。 m为负载门 的输入端数； 为负载门的个数。 “与”输入端并联 时的总输入电流 “或”输入端并联 时的总输入电流 所以，将输入端并联后 总的低电平输入电流：与非门为负载门的个数乘以IIL ,或非 门为负载门的输入端个数乘以IIL 。 总的高电平输入电流：与非门和或非门均为负载门的输入端 个数乘以IIH。 三、三态输出门（Three state Output Gate ,TS） 三态门的用途：实现总线结构、实现数据的双向传递。 0 1 1 1 0 0 0 截止 截止 D导通 D截止 3.5.6 TTL数字集成电路的各种系列 54系列比74系列的工作环境温度范围更宽，允许的电源电 压工作范围更大。74：0~70?C，5V±5%； 54：-55~+125?C，5V±10%。 CMOS（Complementary MOS）逻辑门电路是继TTL之后开发的一种数字集成器件。 由于CMOS的工作速度可与TTL相媲美，而CMOS的功耗和扇出系数则远优于TTL，CMOS的抗干扰能力也比TTL强。因此，CMOS电路可能超越TTL而成为占主导地位的逻辑器件。目前，大规模集成电路基本都采用CMOS工艺制造，其费用较低。 3.3.2 CMOS反相器的电路结构和工作原理 噪声容限是用来 说明门电路抗干扰能 力大小的。 高电平容限的大 小限制了门电路输入 端所允许的最大负向 干扰幅度。 低电平容限的大 小限制了门电路输入 端所允许的最大正向 干扰幅度。 VNH VNL 3.5.3 TTL反相器的静态输入特性和输出特性 从输入波形上升沿的50%到输出波形下降沿的50%之间的延迟时间，称为门的输出由高电平降到低电平的传输时延tPHL； 从输入波形下降沿的50%到输出波形上升沿的50%之间的延迟时间，称为门的输出由低电平升到高电平的传输时延tPLH。 RL的计算方法 n是并联OD门的数目，m是负载门电路高电平输入电流的数目。 当所有的OD门同时截止、输出为高电平时，由于OD门输出端MOS管截止时的漏电流和负载门的高电平输入电流同时流过RL，并在RL上产生压降，所以为保证输出高电平不低于规定的数值，RL不能取得过大。由此可计算出RL的最大允许值RL(max)。 m′是负载门电路低电平输入电流的数目。在负载为CMOS门电路的情况下， m和m′相等。 当输入为低电平，而且并联的OD门当中只有一个门的输出MOS管导通时，负载电流将全部流入这个导通管。为保证负载电流不超过输出MOS管允许的最大电流，RL的阻值不能太小。据此又可以计算出RL的最小允许值RL(min)。 3.3 CMOS门电路 3.3.1 MOS管的开关特性 一、MOS管的结构和工作原理 S (Source)：源极 G (Gate)：栅极 D (Drain)：漏极 B (Substrate):衬底 金属层 氧化物层 半导体层 当加+vDS时， vGS=0时，D-S间相当两个PN结背向串联，不导通，iD=0。 加上+vGS，且足够大至vGS VGS (th)，D-S间形成导电沟道 （N型层）。此时在D-S间加vDS电压便可形成漏极电流iD。 开启电压 以N沟道增强型为例： 二、输入特性和输出特性(共源接法） 输入特性：栅极和衬底间被SiO2所隔离，加vGS电压不会有栅极电流流通，即iG=0。 输出特性： iD = f (vDS) 对应不同的VGS下得一族曲线 。 输出特性（漏极特性）曲线分三个区域： 截止区 恒流区 可变电阻区 截止区 可变电阻区 恒流区 截止区：vGSVGS(th)，沟道未形成，iD = 0, D-S间等效电阻 ROFF 109Ω。 输出特性（漏极特性）曲线分三个区域： 截止区 恒流区： iD 基