第十章集成电路设计技术与工具辩析.ppt

第十章 集成电路系统设计简介 内容提要 10.1 引言 10.2 数字系统硬件描述语言 10.3 数字系统的CPLD/FPGA硬件验证 10.4 VLSI数字系统逻辑综合与物理实现 10.5 混合信号系统硬件描述语言 10.6 本章小结 10.1 引言 数字系统实现模拟信号处理结构示意图 若该系统采用单片集成电路的方法实现，称之为系统芯片（SOC：System On Chip），上述SOC也可通过单封装系统的方法来实现，部分模块直接使用市场上成熟可靠的裸片，有特定应用要求的部分设计专用集成电路来实现，最后使用封装的方法将各种裸片封装到同一个封装体内，实现SIP 10.2 数字系统硬件描述语言 数字系统设计 电路图 硬件描述语言（HDL: Hardware Description Language) （1）Verilog HDL （2）VHDL语言 10.2.1 基于Verilog HDL语言的 数字系统设计流程 数字系统在设计一开始要仔细分析总体设计任务，所以是自顶向下的设计流程。不同的设计公司其设计流程不尽相同，同一公司的设计流程根据不同的应用要求和实现工艺也会作相应的调整，但一些基本的步骤都是必须的。 下图为基于HDL语言的数字集成电路设计参考流程 基于HDL语言的数字集成电路设计参考流程 10.2.2 Verilog概述 Verilog易学易用，功能强大，使用 广泛 可以在不同层次描述数字系统 开关级描述 寄存器传输级描述 门级描述 基本设计单元是“模块”（block）包括： 接口描述 逻辑功能描述 10.2.1 Verilog语言要素 Verilog语言要素包括8个方面的内容 1）标识符（identifier） 用来表示各种变量、参数或构件的名称，可以是任意一组字母、数字、$符号和_（下划线）符号的组合，但第一个字符必须是字母或下划线，区分大小写 转义标识符 不要与关键字冲突 基本语言要素 2）注释 // 单行注释 /* */ 多行注释 3）源程序书写格式自由 区分大小写 常用任务和函数 4）显示任务（以$开头） $display，$write，$strobe，$monitor，$monitoron，$monitoroff 模拟控制任务 $finish， $stop 模拟时间函数 $time，$stime，$realtime 常用任务和函数 概率分布函数 $ramdom[(seed)] 其它 $setup, $hold, $setuphold, $width, $period, $skew, $recovery, $nochange, $rtoi, $itor, $realtobits, $bitstoreal, $printtimescale, $timeformat等 5）编译指令 （以`反引号开头的标识符是编译器指令） `define 用于文本替换, `undef 用于取消`define定义的宏 `ifdef , `else, `endif 用于条件编译 `default_nettype 为没有被说明的连线定义线网类型 `include 用于包含其他文件，文件名前可以包含路径 `resetall将所有的编译指令重新设置为缺省值 `timescale用于定义时间单位和精度 6）值集合 Verilog HDL有以下四种基本的值 ①0：逻辑0或“假” ②1：逻辑1或“真” ③x：未知 ④z：高阻 常量 整型 十进制数格式 ，如100 基数表示法 ，如4’b1101 实数型 十进制计数法 科学计数法 字符串型 双引号内的字符序列，不能分成多行书写 参数 用于定义时延和变量的宽度 7）数据类型 线网类型 表示结构化元件间的物理连线，其值由驱动元件的值决定 有wire，tri，wor，trior，wand，triand，trireg，tri1，tri0 ，supply0 ，supply1等线网子类型 寄存器类型 表示一个抽象的数据存储单元 只能在always语句和initial语句中被赋值，并且其值从一个赋值到另一个赋值被保存下来 有reg，integer，time，real，realtime 等五种不同的寄存器类型 10.2.2.2运算符 （1）算术运算符（＋，－，×，/ ，%） （2）位运算符(~，，|，^，^~) （3）逻辑运算符（，||，!，） （4）关系运算符（，，=，= ） （5）相等关系运算符（==，!=，===，!==） 运算符 （6）移位运算符(，) （7）连接和复制运算（ {} ） （8）归约运算符