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CMOS电路芯片ESD保护电路设计技术的发展 　　摘要：随着近几年CMOS集成电路的快速发展，COMS电路芯片的尺寸越来越小，单位面积芯片上集成的晶体管也逐渐增加，这有效提高了集成电路的运算速度，同时大大降低了单个芯片的制造成本。然而在集成电路快速发展的同时，ESD问题也日益凸现出来，ESD保护电路能够有效保护COMS电路芯片，对内部电路的保护具有重要意义。笔者就以ESD保护原理为集成，对CMOS电路芯片ESD保护电路设计技术的发展进行了分析。 　　关键词：COMS电路芯片；ESD保护电路；集成电路 　　静电放电（ESD）对集成电路芯片的干扰程度最大，一般的，ESD通过干燥环境的人体带电，以电荷脉冲形式出现在电路端口，进而影响内部电路。由于COMS锁定效应的存在，当端口处缺乏有效保护措施时，很容易引发固有的锁定效应，使得整个芯片的PNPN通道导通，如果外电路也缺少防护措施，那么电路就会烧毁。因此，CMOS电路芯片ESD保护电路的设计是极为重要的，需要给予充分的重视。 1 ESD原理和保护器件 1.1 ESD原理 所谓ESD保护电路，即为了防止静电放电对电路芯片产生危害而设计的电路，目的是在放电事件发生的过程中，在芯片内部提供一个低电阻的支路，使得静电放电产生的能量得到有效释放，阻止静电放出的能量对电路芯片产生危害，把静电放电的危害降低到最小，保障整个电路的安全。当然，作为ESD保护电路，除了作为支路释放静电产生的能量以外，还要确保能量释放伴随产生的热量分布均匀，若热量分布不均，容易导致局部过热，同样会导致芯片或者电路的其他部分遭受损害。另外，ESD保护电路在发挥作用释放能量的同时，要做到不影响主功能电路的正常工作，这就对ESD保护电路的设计提出了更高的要求。 1.2 静电的产生和危害 一般来说，所有电路在正常工作的过程中，都容易受静电放电的影响，静电放电主要包括摩擦起电，感应生电以及离子轰击三种方式，电子产品从生产到使用的过程中（包括运输过程）都容易因为与带电物体接触从而产生静电，对电路芯片或者其他部分产生危害。电子产品在生产的过程中，首先会容易发生在制造产品内部器件一晶元的过程中，车间里有很多制造器件的合成材料容易产生静电，这时产生的静电主要是对生产模板造成影响，如模板形状变型、歧形等。另外，产生的静电还可能直接对硅片造成影响，破坏电路的内部结构。在电路器件组装的过程中同样会产生静电，被单独切割的芯片与四周绕线容易产生静电。芯片生产出来以后，印刷电路板的制作过程、设备制造过程、设备使用过程、设备维修过程都容易受到静电的影响，从而对电子产品的电路产生影响，可以说，静电放电已经成为危害电子行业的一个重要影响因素，在一定程度上影响了电子行业的发展，因此，要做好ESD保护电路的设计工作，把静电放电产生的能量危害降低到最小。 1.3 ESD保护器件 静电放电事件可能发生在电子产品从生产到使用的每一个过程，因此，ESD保护电路设计需要考虑多方面的因素，其中，保护器件的选择是至关重要的一个环节，一般来说，保护器件的选择需要遵循以下原则。为静电产生的能量提供释放渠道，这时保护电路最重要的功能，产生静电时，保护电路应该充分发挥泄放通路的作用，使得静电产生的能量得到有效释放；通过正常的I/O信号时不工作，ESD保护电路还应该具备正常的识别功能，当I/O信号通过时，ESD保护电路不工作；引入较低的电容、电阻，静电放电虽然会对电路产生危害，但与正常电路相比，静电产生的能量相对较小，因此，引入小电阻、小电容器足够的释放静电能量；除了上述要求以外，ESD保护电路的设计除了应该考虑到以上的要求以外，还应该对锁闭（latchup）有较高的免疫，同时具备较高的耐压能力。 2 ESD放电模式与设计方案 2.1 I/O引出端与VDD ESD放电的情况类型比较复杂，主要包括I/O到电源的正负静电、I/O之间的正负静电、电源到地的正负静电、I/O到地的正负静电、不同类型电源之间以及不同类型地之间的正负静电五种类型，也就是说，产生静电的方式有很多种，保护电路的设计方案需要尽可能考虑到所有的静电产生方式，确保在每一种可能静电放电的过程中能量得到有效释放。设计ESD保护电路时需要进行有效的ESD测试，首先是I/O引出端，需要对引出端依次打三次正电、三次负电（顺序不能反，每两次之间间隔一秒），VDD端与I/O引出端类型相同，测试方式一样，需要注意的是，若电路存在多个电源的情况，需要对各个类型的电源进行I/O引出端到电源的ESD测试，VDD端也一样。 2.2 I/O引出端与I/O引出端 I/O引出端与I/O引出端之间同样需要进行ESD测试，具体的测试方法为在I/O引出端之间互打ESD，同样是三次正电、三次负电，间隔时间为一秒。ESD电流泄放路径 上图为ESD电流