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D―BLAST基带系统的FPGA实现研究 　　【摘 要】设计了适合于现场可编程门阵列实现的多输入多输出系统的对角分层空时码编译码算法。采用Verilog硬件描述语言在Xilinx Virtex4-VC4VSX55现场可编程门阵列开发板上实现了3×3对角分层空时编码基带处理系统。通过现场可编程门阵列仿真评估了采用迫零串行干扰抵消和最小均方误差串行干扰抵消检测算法时3×3对角分层空时编码基带系统的误码率性能。仿真分析和实验表明了现场可编程门阵列对角分层空时编码基带处理系统设计的正确性和高效性。同时，还论证了在同样条件下对角分层空时编码系统的性能优于垂直分层空时编码系统。 　　【关键词】多输入多输出 对角分层空时编码 串行干扰抵消 现场可编程门阵列 误码率 　　doi：10.3969/j.issn.1006-1010.2016.20.015 中图分类号：TN911.23 文献标志码：A 文章编号：1006-1010（2016）20-0077-07 　　1 引言 　　未来移动通信的空中接口将采用多输入多输出（Multiple-Input Multiple-Output，MIMO）技术成倍地提高通信系统的容量和频谱利用率[1]。Foschini所提出的贝尔实验室分层空时（Bell Laboratories Layered Space-Time，BLAST）编码方案是一种有效的MIMO处理算法[2]。BLAST系统的基本思想是把高速数据业务分解为若干个低速数据业务，通过普通并行信道编码器编码后，使用向量编码器对其进行并行的分层编码，编码信号经调制后用多个天线发射，实现发射分集[3]。 　　根据分层后的天线映射方式和数据流的不同，BLAST可分为对角分层空时码（Diagonally?CBell Laboratories Layered Space-Time，D-BLAST）与垂直分层空时码（Vertically?CBell Laboratories Layered Space-Time，V-BLAST）结构。D-BLAST是将每一层的数据流在N根天线上依照次序循环地发送，即每一个数据层都是在发射矩阵的对角线上；而V-BLAST的映射关系是固定的，即每层数据流都在同一根天线上传输，每个数据层都对应于发射矩阵的某一行。D-BLAST的数据流在各发射天线上是遍历的，其优点是D-BLAST具有较好的空时特性和层次结构，子信道的深衰落对它的影响要比V-BLAST小。 　　现场可编程门阵列（Field Programmable Gate Array，FPGA）具有架构灵活、算法高效、吞吐率高、可实现并行计算和动态配置等优势，特别适合用于设计并验证无线通信系统基站中的基带处理部分功能。 　　为此，通过Xilinx FPGA开发平台，设计了基于FPGA的D-BLAST系统结构、算法，实现了D-BLAST高效的编译码器和检测，并对不同的检测算法进行了分析和性能仿真，对研发D-BLAST类MIMO原型系统具有重要的参考价值。 　　2 MIMO D-BLAST系统模型 　　图1为MIMO D-BLAST系统结构模型，QPSK调制后的信息流，经过串并变换、信道编码和D-BLAST空时编码后，分别通过N根天线发送出去，接收端为M根天线，M≥N。假设信道为准静态的、平坦瑞利衰落信道，即信道传输矩阵H在发送L个符号的期间是恒定的，并且信道信息状态可得到有效估计。这样，接收信号和发送信号的关系表示为： 　　式（1）中，信道传输矩阵H为一个N行M列的矩阵，其中hi，j表示的是第j根发射天线到第i根接收天线的信道系数，hi，j服从单位方差、零均值的复高斯分布；X=[xi]T，i=1， 2， …， N表示N根发射天线所发射信号矢量；Y=[yi]T，i=1， 2， …， M表示M根接收天线上所收到信号矢量；n=[ni]T，i=1， 2， …， M表示M根接收天线上的噪声矢量，ni服从高斯分布，均值为0，方差为σ2。 　　3 MIMO D-BLAST的FPGA实现 　　基于Xilinx的ML402的FPGA开发平台，采用Virtex-4 XC4VSX55芯片和Verilog硬件描述语言实现了3×3 MIMO D-BLAST基带系统的FPGA设计。该系统主要包含D-BLAST编码模块，对映射后的符号先进行串并转换后再进行交织来实现D-BLAST编码；MIMO检测模块对空间复用的数据流进行分离和检测；D-BLAST译码模块对检测后的信息流进行D-BLAST空时译码，恢复原始比特流的估计值。 　　3.1 D-BLAST编码 　　D-BLAST系统的基本思想是把高速数据业务分解为若干低速数据业务，通过普通的并行信道编码器编码后，使用交织编码器对其进行并