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EDA技术在高性能DSP电路中的研究及应用 　　摘 要： 从EDA技术入手，对高性能DSP的电路设计进行了研究。给出了基于EDA技术的全定制时序电路实现功能模型自动提取的流程，研究了时序电路功能模型自动提取的算法，设计实现了一个功能模型自动提取工具AutoExtra。仿真实验表明了AutoExtra的有效性，同时满足了基于EDA技术的高性能模块级DSP电路的设计要求。 　　关键词： EDA； DSP； 全定制电路； 自动提取； AutoExtra 　　中图分类号： TN702.2?34 文献标识码： A 文章编号： 1004?373X（2016）01?0129?04 　　0 引 言 　　EDA（Electronics Design Automation，电子设计自动化）技术是集成电路设计方法中非常重要的组成部分，其影响并决定了所有高性能集成电路的相关设计方法。当前，依托具有自动布局、自动布线等功能的工具实现了ASIC的设计。在集成电路设计中EDA技术主要有两方面的作用分别为：第一，使得集成电路的功能设计和功能验证过程变快，主要指电路的格局安排、线路布置及形式审查；第二，完成专业人士很难实现的工作，比如说捕获DSP电路中的寄生参数、进行时序级电路的功能逻辑分析和电路降噪处理等。整合现有的人力和物力资源，并实现电路设计的大规模和高复杂度是当今高性能DSP技术的主要需求，该需求的前提是要在有限的时间内，解决途径之一就是借助EDA技术。 　　高性能DSP主要指那些具有强大的运算能力、高存储性、外设丰富、加工工艺先进、结构体系新的电路。当前高性能DSP的主流结构是VLIW体系结构，该结构最早由TI公司于1996年推出，其指令发射窗口的宽度[1]一般为3～8。提高主流DSP性能的方法主要有两个：一是靠电路技术的发展进步；二是靠现有电路设计方法的改进。EDA技术是改进电路设计方法中非常重要的因素，在降低设计成本的同时，可以提高设计质量和设计效率[2]。 　　EDA全定制电路功能模型提取技术是对电路设计进行改进的一种方法[3]。目前为止，国内外已经展开了众多研究。对电路进行结构模式匹配、数字符号分析和体系结构定义是模型提取的三种重要方式。其中，模式匹配需要预先进行各种电路模式的定义，主要有：锁存器定义、多米诺电路定义以及互补CMOS门的定义，以图形匹配的方式进行DSP电路的识别。电路模式的预先定义是该方法的主要缺点，对于新开发的或研发的电路，需要不断进行电路模式的增加或进行相关指导；由于晶体管级电路的匹配非常难，导致模式匹配的复杂性[4]。针对上述问题，Bryant发明了一种高效的算法，该算法能快速实现针对每个子模块对应的布尔模型的建立，也能够方便地采用数学方法获取子模块的逻辑功能电路，采用这种方式为MOS电路的符号分析技术奠定了坚实的数学基础[5?6]。著名的IBM公司采用基于EDA开发的Verity和GateMaker工具分别进行电路的功能验证和测试报告生成[7]。在高性能全定制DSP中最早进行模型提取技术应用的是Verity。该方法的缺点是对时序逻辑不支持，只能对基于路径的静态CMOS门、信号传输门和简单的动态电路进行策略提取。Yang等在FROSTY的研究中结合了结构分析和模式匹配两种方法，对复杂的时序逻辑的识别采用模式匹配的方法。 　　1 时序电路功能模型提取流程 　　时序电路的功能模型提取流程，如图1所示。 　　（1） 首先进行SPICE格式网表的输入；其次，对电路进行网表读取并进行展平。依据晶体管沟道的连通性特征，将整个电路进行CCC划分。CCC代表了一个最大的集合，该集合表示了相应电路内部通过沟道相连的晶体管的最大数量。图2为电路中晶体管进行CCC划分的展示，从该图可以明显看出，三个晶体管被划分到两个CCC中。若CCC内部无任何传输通道，则该CCC就称之为一个CMOS门；若CCC中包含传输通道，则传输门和相应的逻辑驱动电路就包含其中。 　　（2） CCC排序的实现。CCC划分完毕之后，按照电路中信息的流向，从输入到输出实现CCC的排序。在CCC的排序算法中，若有几个CCC是相邻的，并且他们能够构成一个闭环，则该闭环上的所有晶体管将被1个大的CCC所包含，这些CCC将合并为一个以便于进行环路分析。高性能DSP中，时序电路和动态电路的分析离不开时钟的分析。电路中，时钟数的提取是在CCC的划分和排序之后。遍历算法是其所采用的提取算法，遍历的方式是：以时钟数的输入节点为出发节点，进行整个时钟数的遍历。通过CCC的划分和排序，还可以对门控时钟实现复杂的处理，并进行脉冲电路的产生[8]。 　　在进行EDA全定制电路的时序分析中，要求最终的电路模型能够保持原有的电路模型，并且其在每个晶体管电路中的作用要确切。