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PORT(d，clk：IN STD LOGIC； q：0UT STD LOGIC)； END COMPONENT； SIGNAL z: STD LOGIC VECTOR(O TO 8)； BEGIN z(O)=a； g1：FOR i IN 0 TO 7 GENERATE dffx：dff PORT MAP(z(i)，clk，z(i+1))； END GENERATE； b=z(8)； END sample； 在例5-36中把dff看作已经生成的元件，然后利用GENERATE来循环生成串行接的8个D触发器。 2．循环移位寄存器 在计算机的运算操作中经常用到循环移位，它可以用硬件电路来实现。一个8位循环左移的寄存器的电路符号如图5-18所示 图5-18 8位循环左移的寄存器 该电路有8个数据输入端din(0)～din(7)，移位和数据输出控制端enb，时钟信号输入端elk，移位位数控制输入端s(O)～s(2)，8位数据输出端dout(O)～dout(7)。循环左移操作的示意图如图5—19所示。 图5—19 循环左移操作的示意图 当enb=1时，根据s(0)～s(2)输入的数，确定在时钟脉冲作用下，循环左移几位。图5-19所示是循环左移了3位。当enb=0时，din直接输出至dour。 为了生成8位循环左移位的寄存器，在对其进行描述时要调用包集合CPAC中的循环左移过程。在CPAC中该过程的描述如例5-18所示。 例5-18 LIBARY IEEE； USE IEEE．STD LOGIC 1164．ALL； USE IEEE．STD LOGIC ARITH．ALL； USE IEEE.STD LOGIC UNSIGNED.ALL； PACKAGE CPAC IS PROCEDURE shift(din, s: IN STD LOGIC VECTOR； SIGNAL dout: OUT STD LOGIC VECTOR)； END CPAC； PACKAGE BODY CPAC IS PROCEDURE shift(din, s: IN STD LOGIC VECTOR； SIGNAL dout: OUT STD LOGIC VECTOR) IS VARIABLE sc: INTEGER； BEGIN Sc:=CONV INTEGER(s)； FOR i IN din’RANGELOOP IF(sc+i=din’LEFT) THEN dout(sc+i)=din(i)； ELSE dout(sc+i-din’LEFT)=(i)； END IF； END LOOP； END shift； END CPAC； 利用该移位过程就可以来描述8位的循环左移的寄存器了，具体如例5-19所示。 例5-19 LIBRARY IEEE； USE IEEE．STD LOGIC 1164．ALL； USE WORK．CPAC．ALL； ENTITY bsr IS PORT(din：IN STD LOGIC VECTOR(7 DOWNT0 0)； s：IN STD LOGIC VECTOR(2 DOWNTO O)； clk,enb：IN STD LOGIC； dout：OUT STD LOGIC VECTOR(7 DOWNTO O))； END bsr； ARCHITECTURE rt1 OF bsr IS BEGIN PROCESS(clk) BEGIN IF(clk’EVENT AND clk= ‘1’)THEN IF(enb= ‘0’)THEN dout=din； ELSE shift(din, s, dout)； ENDIF； ENDIF； END PROCESS； END rt1； 3． 带清零端的8位并行装载移位寄存器 该移位寄存器就是TTL手册中的74166，其引脚图如图5-20所示。 图5-20 带清零端的8位并行装载移位寄存器 图中各引脚名称及功能如下： a，b～h——8位并行数据输入端； se——串行数据输入端； q——串行数据输出端； clk——时钟信号输入端； fe——时钟信号禁止端； s／l——