微机原理第2章概要.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 存储器的页级保护 (1)??? 页的特权级提供页保护 (2)??? 标志R/W提供页面写保护 Itanium微处理器的特点 ① 可拥有三级Cache。Itanium ② 多个执行部件和多个通道。 ③ 数量众多的寄存器。 ④ 采用完全并行指令计算。 ⑤ 采用新机制的分支预测技术。 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 段选择子包含3个部分的内容 l描述符表指示标志TI 描述符索引DI 请求特权级RPL 保护方式下段地址的产生 系统地址寄存器包括 GDTR IDTR TR LDTR 图2.27 4个系统地址寄存器的结构 控制寄存器 调试寄存器 状态寄存器 控制字寄存器 Pentium的主要信号 Pentium的主要信号 1. 地址线及控制信号 l A31～A3 地址线。 l AP 地址的偶校验码位。 l ADS# 地址状态输出信号。 l A20M# A20以上的地址线屏蔽信号。 l APCHK# 地址校验出错信号。 ? Pentium的主要信号 2. 数据线及控制信号 l D63～D0 数据线。 l BE7#～BE0# 字节允许信号。 l DP7～DP0 奇/偶校验信号。 l PCHK# 读校验出错。 l PEN# 奇/偶校验允许信号。 Pentium的主要信号 3. 总线周期控制信号 l D/C# 数据/控制信号。 l M/IO# 存储器和I/O访问信号 l W/R# 读/写信号。 l LOCK# 总线封锁信号 l BRDY# 突发就绪信号 l NA# 下一个地址有效信号。 l SCYC 分割周期信号。 Pentium的主要信号 4. Cache控制信号 l CACHE# Cache控制信号。 l EADS# 外部地址有效信号。 l KEN# Cache允许信号。 l FLUSH# Cache擦除信号。 l AHOLD 地址保持/请求信号。 l PCD Cache禁止信号。 l PWT 片外Cache的控制信号。 l WB/WT# 片内Cache回写/通写选择信号 l HIT#和HITM# Cache命中信号和命中Cache的状态信号 l INV 无效请求信号 Pentium的主要信号 5. 系统控制信号 INTR NMI RESET CLK INIT Pentium的主要信号 6．总线仲裁信号 HOLD HLDA BREQ BOFF＃ Pentium的主要信号 7. 检测与处理信号 l? BUSCHK# l? FERR# l? IGNNE# l? FRCMC# l IERR# Pentium的主要信号 8. 系统管理模式信号 SMI# SMIACT# Pentium的主要信号 9． 测试信号 l?? TCK l?? TDI l?? TDO l?? TMS l?? TRST# Pentium的主要信号 10． 跟踪和检查信号 l BP3～BP0 l PM1～PM0 BT3～BT0 IU和IV IBT R/S# PRDY Pentium的几种总线状态 T1状态 T2状态 T12状态 T2P状态 TD状态 ? Ti状态 总线状态之间的转换 Pentium的总线周期 非流水线式读/写周期 流水线式读/写周期 3) 突发式读/写周期 非流水线式读/写周期 流水线式读/写周期 突发式读/写周期 Pentium的中断机制 仍为两大类 硬件中断 软件中断 异常和中断 异常分为三类 故障 陷阱 异常终止 Pentium的保留中断 ? 中断类型号 含义 中断类型号 含义 0 1 2 3 4 5 6 7 8 9 ? 除数为0 中断 单步中断 非屏蔽中断 断点中断 溢出中断 BOUND指令故障中断 无效操作码中断 浮点部件不可用中断 双故障中断 保留 10 11 12 13 14 15 16 17 . . 31 32～255 ? ? 无效任务状态段中断 段不存在中断 堆栈异常中断 一般保护中断 页故障中断 保留 浮点错误中断 对准检查中断 保留 ? ? 可屏蔽中断 ? 中