电子技术非电类）第3版教学课件ppt作者荣雅君第8章时序逻辑电路课件.ppt

8.5 时序逻辑电路 3．任意进制计数器 例8-5 电路如图所示，试分析其逻辑功能。 解 这是一个同步计数器。 F0：J0= F1：J1= Q0，K1=1。 ，K0=1； 代入JK触发器的特征方程 计数脉冲 序 号 输出状态 对 应 十进制数 Q1 Q0 0 1 2 0 0 0 1 1 0 0 1 2 3 0 0 0（进位） 同步三进制加法计数器 8.5 时序逻辑电路 同步五进制加法计数器的逻辑图 8.5 时序逻辑电路 R0(1) R0(2) S9(1) S9(2) Q3 Q2 Q1 Q0 1 1 0 ф ф 0 0 0 0 0 ф ф 1 1 1 0 0 1 ф 0 0 ф 0 ф ф 0 ф 0 0 ф ф 0 0 ф 计 数 计 数 计 数 计 数 二-五-十进制计数器CT74LS290 R0(1)和R0(2)是清零输入端，当它们为1时；S9(1)和S9(2)是置9输入端，当它们为1时，计数器被置为9。 功能表 8.5 时序逻辑电路 计数功能: 只输入计数脉冲CP0，由Q0端输出，Q1～Q3不用，为二进制计数器。 只输入计数脉冲CP1，由Q3，Q2，Q1端输出，为五进制计数器。 将Q0端与CP1端相联，在CP0端加计数脉冲，则可得到8421码的十进制计数器。 如将计数器适当改接，利用其清零端进行反馈置0，可得到小于原进制的多种进制的计数器。 8.5 时序逻辑电路 例如将8421码十进制计数器改接成如下图所示的两个电路，就分别成为六进制和九进制计数器。 九进制计数器 六进制计数器 8.5 时序逻辑电路 例 8-6 数字钟表中的分、秒计数都是六十进制，试用两片CT74LS290型二—五—十进制计数器联成六十进制电路。 解 六十进制计数器由两位组成，个位F1为十进制，十位F2为六进制，电路联接图所示。个位的最高位Q3联到十位的CP0端。 逻辑功能分析: 接着，立即清零，个位和十位计数器都恢复为“0000”。 个位十进制计数器经过十个脉冲循环一次，每当第十一个脉冲来到后，Q3由1变为0，相当于一个下降沿，使十位的六进制计数器计数. 个位计数器经过第一次十个脉冲，十位计数器计数为“0001”；经过二十个脉冲，计数为“0010”；依次类推，经过六十个脉冲，计数为“0110”。 8.6 555时基电路及其应用 上述的触发器都有两个稳定状态，称为双稳态触发器，从一个稳定状态翻转为另一个稳定状态必须靠信号脉冲触发，信号脉冲消失后，稳定状态能一直保持下去。 单稳态触发器是指只有一个稳定状态，在没有外加触发脉冲作用时，触发器处于稳定状态。当外加触发脉冲后，触发器翻转为新状态，但新状态只能暂时保持(暂稳状态)，经过一定时间(由电路参数决定)后自动翻转到原来的稳定状态。 8.6 555时基电路及其应用 8.6.1 555定时器芯片介绍 定时器CC7555、CC7556是一种产生时间延迟和多种脉冲信号的控制电路。与国外产品ICM7555和ICM7556相同。除CMOS型的之外，还有双极型定时器如国产的5Gl555(与国外产品NE555相同)。 CC7555为单定时器，CC7556是双定时器，其内部包含如同CC7555那样的两个独立单元，它们共用一组电源UDD和USS。 8.6 555时基电路及其应用 电阻分压器 比较器 RS触发器 放电开关 输出反相器 电阻分压器将 分压成 和 两个比较器：当 时，比较器输出高电平1； 当 时，比较器 输出低电平0。 放电开关VN是—N沟道场效应管，当栅极为1时，VN导通；栅极为0时，VN截止，放电通过外接电容进行。 8.6 555时基电路及其应用 输 入 输 出 TH OUT D（VN） φ 2/3UDD 2/3UDD 2/3UDD φ 1/3UDD 1/3UDD 1/3UDD 0 1 1 1 0 0 原状态 1 接 通 接 通 原状态 关 断 CC7555真值表 复位 0态 保持 1态 0态时，比较器N1输出为1，比较器N2输出为0 。 1态时，比较器N1输出为0，比较器N2输出为1 。 此时，比较器N1和N2输出均为0 。 CC7555和CC7556的片脚功能如图。图中CO端为电压控制端，如外接电压则可改变触发电平和阈值电压。不用时可将其悬空或经0.0lμF的电容接地。 CMOS定时器电路具有如下特点： ① 静态电流较小，每个单元为80μA左右。 ② 输入阻抗极高，输入电流为1μA左右。 ③ 电源电压范