第2章51系统单片机系统结构2课件.ppt

2.6 并行接口及其应用 8051单片机有4个I/O端口，每个端口都是一个8位双向口，共占用32根引脚。每个端口都由锁存器(即专用寄存器P0～P3)、输出驱动器和输入缓冲器等部件组成。通常把4个端口笼统地表示为P0～P3。 一、P0口的结构及特点 P0口的某位P0.n(n=0~7)结构图，它由一个 输出锁存器、两个三态输入缓冲器和输出驱动电路 及控制电路组成。从图中可以看出，P0口既可以作 为I/O用，也可以作为地址/数据线用。 1.P0口作为普通I/O口 ⑴输出时 CPU发出控制电平“0”封锁“与”门，使输出上拉场效应管T1截止，同时使多路开关MUX把锁存器与输出驱动场效应管T2栅极接通。 故内部总线与P0口同相。由于输出驱动级是漏极开路电路，若驱动NMOS或其它拉电流负载时，需要外接上拉电阻。 ⑵输入时 ①读引脚：由传送指令(MOV)实现； 下面一个缓冲器用于读端口引脚数据，当执行一条由端口输入的指令时，读脉冲把该三态缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。 ②读锁存器：有些指令如：ANL P0，A称为“读-改-写”指令，需要读锁存器。 上面一个缓冲器用于读端口锁存器数据。 **原因：如果此时该端口的负载恰是一个晶体管基极，且原端口输出值为1，那么导通了的PN结会把端口引脚高电平拉低；若此时直接读端口引脚信号，将会把原输出的“1”电平误读为“0”电平。现采用读输出锁存器代替读引脚，图中，上面的三态缓冲器就为读锁存器Q端信号而设，读输出锁存器可避免上述可能发生的错误。** 准双向口： 从图中可以看出，在读入端口数据时，由于输出驱动FET并接在引脚上，如果T2导通(Q=0，/Q=1) 就会将输入的高电平拉成低电平，产生误读。所以在端口进行输入操作前，应先向端口锁存器写“1”，使T2截止，引脚处于悬浮状态，变为高阻抗输入。这就是所谓的准双向口。因此，端口引脚作输入端使用时，相应端口锁存器必须为“1”。 2.P0作为地址/数据总线 在系统扩展时，P0端口作为地址/数据总线使用时，分为： ⑴P0引脚输出地址/输出数据信息。 CPU发出控制电平“1”，打开“与”门，又使多路开关MUX把CPU的地址/数据总线与T2栅极反相接通，输出地址或数据。由图上可以看出，上下两个FET处于反相，构成了推拉式的输出电路，其负载能力大大增强。此时，P0是真正的双向口，其输出级可驱动8个LSTTL负载。 ⑵P0引脚输出地址/输入数据 输入信号是从引脚通过输入缓冲器进入内部总线。 此时，CPU自动使MUX向下，并向P0口写“1”，“读引脚”控制信号有效，下面的缓冲器打开，外部数据读入内部总线。 二、P1口的结构及特点 它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路组成----准双向口。 三、P2口的结构及特点 1.P2口作为普通I/O口 CPU发出控制电平“0”，使多路开关MUX倒向锁存器 输出Q端，构成一个准双向口。其功能与P1相同。 2.P2口作为地址总线 在系统扩展片外程序存储器扩展数据存储器且容量超过256B (用MOVX @DPTR指令)时，CPU发出控制电平“1”，使多路开关MUX倒内部地址线。此时，P2输出高8位地址。 四、P3口的结构及特点 1.作为通用I/O口与P1口类似----准双向(W=1) 2.P3第二功能(Q=1) 此时引脚部分输入(Q=1、W=1) ,部分输出(Q=1、W输出) 。 P3第二功能各引脚功能定义： P3.0：RXD串行口输入 P3.1：TXD串行口输出 P3.2：INT0外部中断0输入 P3.3：INT1外部中断1输入 P3.4：T0定时器0外部输入 P3.5：T1定时器1外部输入 P3.6：WR外部写控制 P3.7：RD外部读控制 2.7 定时器/计数器及其应用 一、一般结构和工作原理 定时/计数方式： 1.软件定时； 2.不可编程硬件定时； 3.可编程定时 。 定时器/计数器的功能： 定时/计数器的核心部件是二进制加1计数器(TH0、 TL0或TH1、TL1，T2不介绍) 。 定时/计数器的结构 二、方式控制1．模式控制寄存器TMOD TMOD用于控制T0、T1的工作方式和4种工作模式。其中低4位用于控制T0，高4位用于控制T1。其格式如下： GATE位：门控位 GATE=1：只有或引脚为高电平且TR0或TR1置1时，相应的定时/计数器才被选通工作，这时可用于测量在输入端出现的正脉冲宽度； GATE=0：则只要TR0和TR1置1，定时/计数器就被选通，而不管或的电平是高还是低。 C//T位：计数/定时功能选择位 C//T=0：设置定时/计数器为定时器方式，计数器的输入是内部时钟脉冲，其周期等于机器周期。