第2章FPGA-CPLD结构原理2012第3讲课件.ppt

CPLD/FPGA实用教程 第 2 章 PLD/CPLD/FPGA/ 硬件结构 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 ByteBlasterMV配置：下载电缆通过PC机并口将编程数据配置到FPGA中，与PC机并口相连的是25针插头，与PCB板相连的是10针插头。提供PS方式和JTAG方式两种下载方式，PS方式用于Cyclone、APEXⅡ、APEX20K、ACEXlK、Mercury、Excalibur、FLEXl0K、FLEX8000和FLEX6000等器件的配置；JTAG方式用于编程或配置含有JTAG接口的芯片。 ByteBlasterMV配置 25针插头连接，在PS方式下和在JTAG方式下的引脚信号名称不同。 GND GND 18～25 VCC VCC 15 — nSTATUS 13 TDO CONF_DONE 11 TDl DATA0 8 TMS nCONFIG 3 TCK DCLK 2 JTAG模式下的信号名称 PS模式下的信号名称 引脚 10针插头连接，对应PS方式和JTAG方式的引脚信号名称有所不同。 信号地 GND 信号地 GND 10 配置到器件的数据 TDI 配置到器件的数据 DATA0 9 NC - NC - 8 NC - 配置的状态 nSTATUS 7 NC - NC（引脚悬空） - 6 JTAG状态控制 TMS 配置控制 nCONFIG 5 电源 VCC 电源 VCC 4 器件输出数据 TDO 配置控制 CONF_DONE 3 信号地 GND 信号地 GND 2 时钟 TCK 时钟 DCLK 1 功能描述 信号名 功能描述 信号名 JTAG 模式 PS模式 引脚 ByteBlasterMV下载电缆中的数据转换电路： 图中标示（1）串联电阻的阻值均为100Ω，标示（2）上拉电阻的阻值均为2.2kΩ。 被动串行PS配置方式：配置数据通过下载电缆串行地送到PLD器件，配置数据的同步时钟由数据源提供。PS方式下可以对单个或多个FPGA器件进行配置。这里选择FLEX10K器件的连接为例，单个FPGA器件与下载电缆的连接如图所示，器件配置文件为SRAM目标文件（.sof），该文件是QuartusII编译时自动产生的，如果DATA0引脚在用户状态中被占用，在配置过程中该引脚应与用户电路隔离。 JTAG配置方式：通过ByteBlasterMV电缆以及JTAG信号TCK、TMS、TDI和TDO完成FPGA器件配置。JTAG方式下单个FLEX10K器件与下载电缆的连接如图所示，所有其它I/O引脚在配置过程中均为三态。其他FPGA器件的JTAG连接基本相同。 MasterBlaster/USB配置 MasterBlaster／USB配置：配置电缆通过PC机RS-232串口或USB接口将编程数据配置到目标器件中。MasterBlaster电缆提供PS和JTAG两种下载方式。MasterBlaster电缆的一端与计算机串口或USB接口相连，另一端与电路板的标准10针插座相连。编程数据从串口或USB口通过电缆下载到电路板上的FPGA中。 SignalTap宏功能：利用MasterBlaster配置电缆不仅可以将设计项目的编程数据下载到目标器件中，而且还可通过SignalTap宏功能对特定器件进行在线调试。 SignalTap宏功能是一种嵌入式逻辑分析仪，能够在器件特定的触发点捕获数据并保存到器件内部的嵌入式系统块，数据通过与JTAG接口相连的MasterBlaster电缆上传到QuartusⅡ波形编辑器中显示，对波形进行分析。 具有标准串行电缆的9针D型插头连接器与RS-232端口相连，连接信号及说明如表所示。 清除发送 CTS 8 要求发送 RTS 7 数据设备准备好 DSR 6 信号地 GND 5 数据终端准备好 DTR 4 发送数据 TX 3 接收数据 RX 2 信号说明 信号名称 引 脚 MasterBlasterl0针插头的引脚信号名称 信号地 GND 信号地 GND 10 配置到器件的数据 TDI 配置到器件的数据 DATA0 9 NC — NC(引脚悬空) — 8 NC — 配置的状态 nSTATUS 7 MasterBlaster 输出驱动器参考电压 VIO MasterBlaster 输出驱动器参考电压 VIO 6 JTAG状态机控制 TMS 配置控制 nCONFIG 5 电源 VCC 电源 VCC 4 器件输出数据 TDO 配置控制 CONF-DONE 3 信号地 GND 信号地 GND 2 时钟 TCK 时钟 DCLK l 描述 信号名 描述 信号名 JTAG方式下的信号名称 PS方式下的信号名称 引脚 MasterBlaster电缆供电方