第3章Verilog1课件.ppt

小结 ●Verilog HDL程序是由模块构成的 ● 模块是可以进行层次嵌套的 ●上层模块可以通过模块调用构成更大的逻辑系统 ●Verilog 模块分为逻辑综合模块和逻辑模拟模块 ●每个模块由模块声明、端口定义、数据类型说明、逻辑功 能定义四部分构成 ●Verilog HDL程序的书写格式自由，一行可写多个语句，一 个语句也可分写多行。 ●除endmodule外，每个语句和数据定义的最后必须有分号 ●可用/*…*/和//…进行多行、单行注释，增强程序的可读性 二. Verilog HDL中的数字（数值）常量 Verilog HDL 有下列四种基本的逻辑状态: 0: 低电平、 逻辑0或“假” 1: 高电平、逻辑1或“真” x或X: 不确定或未知的逻辑状态 z或Z: 高阻状态 Verilog HDL中的常量是有这四类基本值组成的。 ± size ′ base_format number 位宽：对应二进制数的宽度，省缺为32位。 当指定进制格式时，不能省略 数值采用的进制格式 b或B：二进制 d或D或缺省：十进制 h或H：十六进制 o或O：八进制 基于进制的数字序列 Verilog HDL可综合模块中常用的整数型常量的书写格式： 正、负号 例： 659 //简单的十进制表示 ′h 837FF /*省缺位宽的十六进制数，位宽大于实际位数，数值高位是 0或1，高位补0；数值高位是 x 或 z ，高位补 x 或 z 。*/ ′o 7460 //省缺位宽的八进制数 4AF //非法的整数表示，十六进制需要 ′h b001 //非法的整数表示，不能省略 ′ 4′b0010 //四位的二进制数 5′D3 //五位的十进制数 8 ′b0100_1010 //使用下划线增加可读性 ± size ′ base_format number 三. Verilog HDL中的标识符 由字母、数字以及符号“$”、“_”（下划线）组成。 ●标识符必须以字母或下划线开头 ●标识符是区分大小写的 合法标识符举例： count COUNT _A1_d2 不正确的标识符： 30count Out* $123 标识符常用于“模块名”或“变量名” 四. Verilog HDL中的关键字 关键字也称为保留字，是Verilog HDL 语言内部的专用词，用于组织语言结构，全部采用小写形式。 例如：module、endmodule、begin、end、always、and、or、if、else、wire、reg、input、output、…… 请同学们在后续课程学习时，关注、总结 Verilog HDL 中的关键字，从现在开始熟悉掌握。 请注意：ALWAYS是标识符，与关键字always是不同的。 五.Verilog HDL中的数据（变量）类型 在硬件描述语言中，数据类型用来表示数字电路中的物理连线、数据存储和传送单元。 Verilog HDL中共有19种数据类型，分为连线型（Net Type）和寄存器型（Register Type）。在可综合模块中，最常用的是这两类中的wire型、reg型、integer型和parameter型。 1. 连线型（Net Type）变量 连线型变量一般用来描述硬件电路中的各种物理连线。其特点是输出始终跟随输入的变化而变化。对连线型变量有两种驱动方式，一种是在结构描述中将其连接到一个逻辑门或模块的输出端；另一种是用assign语句进行赋值。 电源（逻辑1），地（逻辑0） supply1,supply0 上拉电阻，下拉电阻 tri1,tri0 具有线与特性的连线 wand,triand 具有线或特性的连线 wor,trior 常用连线类型 wire, tri 功能说明 类型 Verilog HDL提供了多种连线型变量 重点介绍在可综合模块中最常用的是wire型变量 wire型变量常用来表示通过 assign 语句赋值的组合逻辑信号。 Verilog 模块中的输入、输出端口的信号类型说明省缺时，自动定义为 wire 型。 wire型变量可用于 任何表达式的输入 assign语句的输出 实例元件的输出 对综合器而言，其取值 0，1，x，z 其他模块的输出 wire型变量的定义格式