第3章VHDL语言基础课件.ppt

VHDL语言基础 何宾 2008.09 VHDL语言基础--本章概述 本章详细介绍了VHDL语言的基本结构、VHDL语言要 素、VHDL语言语句的原理和设计方法。VHDL语言是整 个EDA设计中最核心的内容之一。读者必须熟练的掌握 VHDL语言，并且通过实验掌握使用VHDL语言对可编程 逻辑器件进行编程的方法和技巧。 VHDL语言基础--VHDL程序结构 一个完整的VHDL程序包含实体（entity）、结构体 （architecture）、配置（configuration）、包集合 （package）、库（library）5个部分。 实体主要是用于描述和外部设备的接口信号； 构造体用于描述系统的具体逻辑行为功能； 包存放设计使用到的公共的数据类型、常数和子程序 等； 配置用来从库中选择所需单元来组成系统设计的不同 版本； 库存放已经编译的实体、构造体、包集合和配置等。 VHDL语言基础--VHDL程序结构 VHDL的基本结构是由实体和结构体两部分组成的。 实体用于描述设计系统的外部接口信号，结构体用于 描述系统的行为、系统数据的流程或者系统组织结构形 式。 设计实体是VHDL程序的基本单元，是电子系统的抽 象。根据所设计的数字系统的复杂度的不同，其程序规模 也大不相同。 VHDL语言基础—VHDL实体 实体说明在VHDL程序设计中描述一个元件或一个模块 与设计系统的其余部分（其余元件、模块）之间的连接关 系，可以看作一个电路图的符号。因为在一张电路图中， 某个元件在图中与其他元件的连接关系是明显直观的。 VHDL语言基础—端口说明 定义实体的一组端口称作端口说明（port declaration）。 端口说明是对设计实体与外部接口的描述，是设计实 体和外部环境动态通信的通道，其功能对应于电路图符号 的一个引脚。 实体说明中的每一个I/O信号被称为一个端口，一个端 口就是一个数据对象。 端口可以被赋值，也可以当作变量用在逻辑表达式中。 VHDL语言基础—端口说明 （1）输入模式（in） 输入仅允许数据流入端口。输入信号的驱动源由外部 向该设计实体内进行。输入模式主要用于时钟输入、控制 输入（如Load、Reset、Enable、CLK）和单向的数据输 入，如地址信号（address）。 VHDL语言基础—端口说明 （2）输出模式（out） 输出仅允许数据流从实体内部输出。 输出模式不能用于被设计实体的内部反馈，因为输出 端口在实体内不能看作可读的。输出模式常用于计数输 出、单向数据输出、设计实体产生的控制其他实体的信号 等。 VHDL语言基础—端口说明 （3）缓冲模式（buffer） 缓冲模式的端口与输出模式的端口类似，只是缓冲模 式允许内部引用该端口的信号。缓冲端口既能用于输出， 也能用于反馈。 缓冲端口的驱动源可以是：设计实体的内部信号源； 其他实体的缓冲端口。 缓冲不允许多重驱动，不与其他实体的双向端口和输 出端口相连。 VHDL语言基础—端口说明 （4）双向模式（inout） 双向模式可以代替输入模式、输出模式和缓冲模式。 在设计实体的数据流中，有些数据是双向的，数据可 以流入该设计实体，也有数据从设计实体流出，这时需要 将端口模式设计为双向端口。 双向模式的端口允许引入内部反馈，所以双向模式端 口还可以作为缓冲模式用。由上述分析可见，双向端口是 一个完备的端口模式。 VHDL语言基础—数据类型 数据类型端口说明除了定义端口标识名称、端口定义 外，还要标明出入端口的数据类型。 由IEEE std_logic_1164所约定的、由EDA工具支持和提 供的数据类型为标准逻辑（standard logic）类型。标准逻 辑类型也分为布尔型、位型、位矢量型和整数型。 为了使EDA工具的仿真、综合软件能够处理这些逻辑 类型，这些标准库必须在实体中声明或在USE语句中调 用。 VHDL语言基础—实体举例 【例3-1】下面给出一个关于8位计数器的实体说明 entity counter is generic (byte : integer:=8); port( clk : in std_logic; rst : in std_logic;