第4章VHDL设计初步课件.ppt

可编程逻辑器件 80年代初由美国国防部在实施超高速集成电路（VHSIC）项目时开发的。 1987年被IEEE 协会批准为标准硬件描述语言, 公布了VHDL的标准版本 IEEE1076-1987。 1993年公布了VHDL的新版本 IEEE1076-1993。 4.1.3 VHDL程序设计约定 实体和结构体这两个基本结构是必需的，它们可以构成VHDL程序。 设计实体是VHDL语言设计的基本单元，简单的可以是一个与门，复杂的可以是一个微处理器或一个数字系统，其结构基本是一致的，都是会有实体和结构体两部分。 Out与Buffer的区别 实体与结构体的关系 一个设计实体可有多个结构体，代表实体的多种实现方式。各个结构体的地位相同。 并行语句的并发执行关系 例：4选1多路选择器VHDL描述 D触发器的VHDL描述 端口与信号的区别： 中间信号的作用 4位加法器工作时序 整数数据类型(INTEGER) C语言： 说明符：int， 在内存中占2个字节， 其取值范围?32768～ + 32767。 整数和位的表达方式 VHDL程序的基本结构 VHDL的特点 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对系统进行仿真模拟，对整个工程的结构和功能可行性做出判断。 VHDL语句的行为描述能力和程序结构，决定了它具有支持大规模设计的分解和已有设计的再利用功能。VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有利的支持。 VHDL的特点 用VHDL完成一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动把VHDL描述设计转变成门级网表。 VHDL对设计的描述具有相对独立性。设计者可以不懂硬件的结构，也不必管最终设计的目标器件是什么，而进行独立的设计。 由于VHDL具有类属描述语句和子程序调用等功能，对于完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。 1.条件信号赋值语句 格式: 目的信号量 = 表达式1 when 条件1 else 表达式2 when 条件2 else 表达式3 when 条件3 else ┆ 表达式n; ENTITY mux41 IS PORT( a,b,c,d：IN BIT； s1, s2 ：IN BIT； q：OUT BIT)； END ENTITY mux41； ARCHITECTURE connect OF mux41 IS BEGIN q=a WHEN s1=0AND s2= 0 ELSE b WHEN s1=‘1AND s2= 0 ELSE a WHEN s1=0AND s2= 1 ELSE d ； END ARCHITECTURE connect； ENTITY mux2lb IS PORT(a，b：IN BIT； s：IN BIT； q：OUT BIT)； END ENTITY mux2lb； ARCHITECTURE behave OF mux21b IS BEGIN PROCESS(a，b，s) BEGIN IF s＝0 THEN q＝a； ELSE q＝b； END IF； END PROCESS； END ARCHITECTURE behave； 进程语句 例：2选1多路选择器VHDL描述 [进程标号] PROCESS [（敏感信号表）] [IS] [进程说明语句] BEGIN 顺序描述语句 END PROCESS [进程标号]； 注意：在多个进程的结构体描述中，进程标号是区分各个进程的标