姜书艳 数字逻辑设计及应用 22.pptVIP

Chapter 7 Sequential Logic Design Principles( 时序逻辑设计原理 ) Latches and Flip-Flops (锁存器和触发器 ) Clocked Synchronous State-Machine Analysis (同步时序分析) Clocked Synchronous State-Machine Design (同步时序设计) Review of Last Class (内容回顾) 时钟同步状态机分析的基本步骤： 确定下一状态函数F 和输出函数G 将F代入触发器的特征方程得到下一状态Q* 利用Q*、G构造状态/输出表 画出状态图、波形图（可选） 检查电路是否可以自启动 描述电路功能 时钟同步状态机设计 State/output table (根据命题构造状态/输出表) State minimization(状态化简（状态最小化）) State assignment (状态编码（选择状态变量）) Transition/output table (建立转移/输出表，得到状态和输出方程) Chose a flip-flop type (选择触发器作为状态存储器) Excitation equations (构造激励表，得到激励方程) Draw a Logic Diagram (画逻辑电路图) Design a Serial Data Detector of 110 (设计一个110串行数据检测器) 等效的下一状态 原状态 新状态 S1 S3, S2 S3 S1=S2 S1 S3, S2 S4 S3 = S4 S1=S2 S1 S2, S2 S1 S1=S2 7.4.1 State Table Design Example 1(状态表设计（例一）) Design a clocked synchronous state machine with two inputs, A and B, and a single output Z that is 1 if: (设计一个具有2个输入（A、B），1个输出（Z）的时钟同步状态机，Z为1的条件是:) 7.4.1 State Table Design Example 1(状态表设计（例一）) A had the same value at each of the two previous clock ticks ( 在前2个脉冲触发沿上，A的值相同 ) B has been 1 since the last time that the first condition was true. ( 从上一次第1个条件为真起，B的值一直为1 ) 7.4.3 合理的状态赋值 选择复位时容易进入的状态作为初始状态 使每次转移时要发生改变的状态变量数最小化 使一组相关状态中不变化的状态变量数最大化 发现和利用问题描述中的对称性 将状态变量组分解为有明确含义的位或字段，相对于状态机的输入效果或者输出特性 可以使用多余最小值的状态变量数（便于分解） 未用状态的考虑 7.4.5 Design with J-K Flip-Flops(用J-K触发器设计) 方法一 利用状态方程和触发器特征方程得到激励方程 方法二 利用状态转移表和激励表得到激励方程 Design with State Equations and Characteristic Equations(利用状态方程和特征方程设计) Design with the Excitation table ( 利用激励表进行J-K触发器设计) 7.4.6 Example 2: 1s-Counting Machine(例二：“1”计数器) 7.4.6 Example 3: Combination Lock(例三：组合锁) 7.5 Control the Tail Lights of Ford Thunderbird(福特雷鸟车尾灯控制) 7.7 Guessing Game Machine(猜谜游戏机) 4个灯（G1～G4）由时钟控制轮流亮起 如果按下的按钮（L1～L4）与亮的灯对应，则猜对 否则，ERR灯亮，表示猜错 输入：G1、G2、G3、G4（4个按钮） 输出：L1、L2、L3、L4、ERR（5个灯） 状态：6个，S1～S4对应L1～L4 Serr对应ERR；SOK表示猜对 第7章作业 7.4(7.2)