姜书艳 数字逻辑设计及应用 26.pptVIP

Chapter 9 Memory, CPLD and FPGA ( 存储器、CPLD和FPGA)  基于Xilinx FPGA的动态可重构配置课程 Xilinx 大学教师WorkShop 讲师为来自美国XILINX 大学计划部资深外籍讲师 本课程介绍了如何利用 ISE?、PlanAhead? 与嵌入式开发套件（EDK）软件工具构建、实现和下载可部分重配置（PR）FPGA 设计  基于Xilinx FPGA的动态可重构配置课程 Xilinx 大学教师WorkShop 本次培训配备硬件实验平台 参加者可以现场动手操作和演示 申请原厂正版软件的捐赠（$5,000.00)  Basys?2 FPGA Board Xilinx Spartan 3E FPGA (100K or 250K gates) Intended for use with ISE or Webpack Digilent USB2 port providing board power, programming, and data transfers VGA PS/2 connectors Basys2 FPGA Board  Nexys?2 FPGA Board Xilinx Spartan-3E FPGA (500K or 1200K gates) Intended for use with ISE, Webpack, or EDK Digilent USB2 port providing board power, programming, and data transfers 16MB Micron CellularRAM, 4MB Numonyx StrataFlash, VGA, RS-232, high-speed expansion connector Nexys?2 FPGA Board  基于Xilinx FPGA的动态可重构配置课程 西安电子科技大学 每天锻炼一小时，健康工作五十年，幸福生活一辈子 EDA EDA技术 数字系统EDA技术 动态随机存储器DRAM 单管动态MOS存储单元 典型存储单元: 特点：电路简单 集成度高 读出信号小 需刷新 DRAM电路总体结构： 1位输入 1位输出 地址分 时输入 RAM的扩展 当使用一片RAM器件不能满足存储量 的需要时，可以将若干片RAM组合到一起，接成一个容量 更大的RAM。 位扩展方式: 输入全部并接，输出分别接出 如果每一片RAM中的字数已够用而每个字的位数不够用时，应采用位扩展的连接方式，将多片RAM组合成位数更多的存储器。 例1 用1024×1位RAM接成1024×8位RAM。 字扩展方式: 输入低位和 并接，输出全部并接 , 输入高位通过译码控制片选 如果每一片RAM中的位数已够用而字数不够用时，应采用字扩展方式（也称地址扩展方式）。 例2. 用四片256×8位RAM接成一个1024×8位RAM 256（=28），1024（=210），每一片RAM只有八位地址输入端，而1024为10位地址输入端，故需增加两位地址码A9、A8。 由于 每一片RAM的数据端I/O1～I/O8都有三态 缓冲器，而它们又不会 同时出现低电平，故可将它们的数据端并联起来，作为整个RAM的八位数据输入/输出端。 Digital Logic Design and Application (数字逻辑设计及应用) RAM的扩展 RAM的字扩展接法 Digital Logic Design and Application (数字逻辑设计及应用) 各片RAM电路的地址分 配 Digital Logic Design and Application (数字逻辑设计及应用) RAM的扩展 Programmable Logic Device (可编程逻辑器件) 可编程逻辑器件 ( Programmable Logic Device ) 简称PLD，是一种通用大规模集成电路，用于LSI和VLSI设计中，采用软件和硬件相结合的方法设计所需功能的数字系统。 PLD的优点：价格较便宜，操作简便，修改方便 Digital Logic Design and Application (数字逻辑设计及应用) 可编程逻辑器件 PLD的分类： 根据有无寄存功能： 可编程组合逻辑器件 可编程时序逻辑器件。 按内部电路组成： PLA（可编程逻辑阵列）