本科生实验2仿真与逻辑改解读.docx

实验2 仿真与逻辑分析哈尔滨工业大学, 杨荣峰实验指导文件, All rights reserved2014/3/13 Ver.1.01 实验内容（1）学会仿真工具与集成开发环境中逻辑分析仪的使用。（2）仿真实验1：仿真上节课的计数及显示程序，学习modelsim的使用，以及逻辑分析仪的使用。（3）扩展要求：三角波信号发生器，熟悉仿真、状态机的使用，以及逻辑分析仪的使用。2 可编程逻辑器件仿真与测试手段介绍EDA开发中，编译和综合只能说明程序编写语法没有问题，无法验证程序逻辑功能是否正确。常见的验证方法是通过仿真实现。在QuartusII中，V11.0之前的版本自带一个图形化的仿真环境，之后的版本不再自带仿真器。仿真工具使用最广泛的是Modelsim工具。ModelSim为HDL仿真工具，我们可以利用该软件来实现对所设计的VHDL或Verilog程序进行仿真，支持IEEE常见的各种硬件描述语言标准。可以进行两种语言的混合仿真，但推荐大家只对一种语言仿真。3 modelsim的使用——验证计数器程序（1）从开始菜单中打开modelsim。注意：不要从桌面打开。“桌面”目录由于存在中文字符，软件使用会出问题。如图1所示。图1（2）从文件菜单中新建工程。如图2所示。并在接下来的对话框中设置工程名称和工程路径，如图3所示。其他参数缺省即可，设置完单击OK。图2图3（3）现在已经新建了空白工程，接着会弹出对话框，提示可以新建源文件，添加已存文件，或新建目录等。如果已经有一些文件可以添加，如果没有可以选择新建文件。也可以关掉此对话框，在文件菜单中新建源文件。图4（4）选择新建文件，在弹出的对话框中，输入文件名，注意选择文件类型为verilog。单击OK结束。图5（5）可以看到工程中已经加入了新建文件。双击该文件，可能有三种情况：i）如图6（b）所示，进入文本编辑界面，恭喜你，请进入下一步骤（6）。Ii）弹出系统的文本编辑器。如图6（C）所示，那么你可以在文本编辑器中输入程序，由于该软件编写程序不能以彩色显示特殊字符，所以不推荐。那么你可以从文件菜单中选择open打开已建好的文件，则会进入图6（b）界面。Iii）最糟糕的情况是，某些机器会不断打开modelsim，此时用快捷键alt+F4，迅速关闭所有modelsim程序，然后用ii)方法，即file菜单open的方式打开文件。(b)（C）图6（6）在编辑界面中输入模块定义源代码，仍然是verilog语法，所以本质上仍然是定义模块功能。现在这个模块的功能是产生激励信号，并把该信号输入到测试模块中（调用测试模块），验证测试模块逻辑功能。程序定义如下，界面如图7.`timescale 1ns / 1ns //定义仿真时间 - 单位/精度module test; parameter DELAY=200; reg clk, rst; initial //生成rst信号，低电平有效，保持DELAY个时间单位 begin rst=0; #DELAY rst=1; end initial // 生成50MHz时钟信号 begin clk = 0; forever #10 clk = !clk; end //module DisCnt(iCLK_50, oHEX0_D); wire [6:0] Hex; DisCnt U0(clk, Hex);//调用要测试的模块endmodule图7（7）加入上节课的分频器与显示模块。在右键菜单或者Project菜单中，添加已经存在的文件。如图8所示。之后选择上节课的文件DisCnt。最后工程如图9所示。图8（8）如图9所示，已经加入了文件DisCnt.v文件。双击该文件可以在编辑界面看到该文件。在左侧工程栏中，可以看到当前工程文件，及其状态。蓝色问号表示文件修改后未编译。绿色代表文件编译完成。点击上方工具栏中的编译图标，编译所有工程文件。如果一切正常，所有文件状态为，否则根据最下方的提示修改程序。图9出现错误时，注意点击相关提示，可迅速定位到错误位置，如图10所示绿色圈中的错误提示信息都可以点击，可以迅速定位到红圈处语法错误。图10（9）编译成功后。选择simulate中的开始仿真选项。然后在弹出的对话框中选择刚才的定义过得顶层模块test。点击OK，即可启动仿真。如果出现错误，注意看下错误信息，例如图11中提示没有找到模块SEG7_LUT。图11（10）事实上还缺少文件fdiv模块定义文件，添加上节课使用过的文件Seg7_lut.v和fdiv.v文件，文件如图12所示。重新编译。再重新仿真。成功后如图12所示，弹出新标签sim。图12（11）点击sim标签，在实例（instance）列表中可以看