同步电路设计概要.ppt

目录 FPGA简介 建立时间和保持时间 竞争和冒险 有用的设计方法 总结 FPGA FPGA:现场可变成门阵列 基于查找表技术，SRAM工艺 包含的LUT和触发器的数量非常多 ，适合复杂时序逻辑 在开发阶段具有安全、方便、可随时修改设计，极大的提升硬件系统设计的灵活性、可靠性, 以及提高硬件开发的速度和降低系统的成本 好的设计方法 为了增加可编程逻辑器件电路工作的稳定性，一定要加强可编程逻辑器件设计的规范要求，要尽量采用同步电路设计 同步设计将优于异步设计 什么是同步设计 对FPGA 的同步设计理解为：所有的状态改变都由一个主时钟触发，而对具体的电路形式表现为所有的触发器的时钟端都接在同一个主时钟上。一个系统的功能模块在内部可以是局部异步的，但是在模块间必须是全局同步的 同步设计的优越性 同步电路比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态 在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定 同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现 同步电路可以很好地利用先进的设计工具， 如静态时序分析工具等， 为设计者提供最大便利条件，便于电路错误分析，加快设计进度 建立时间和保持时间 （1/9） 建立时间和保持时间 （2/9） 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。 如果保持时间不够，数据同样不能被打入触发器。 建立时间和保持时间 （3/9） 数据稳定传输必须满足建立时间和保持时间的要求 ，否则电路就会出现逻辑错误。 在同步系统中，如果触发器的setup time / hold time不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。这段之间成为决断时间。经过决断时间之后Q端将随机的稳定到0或1上。 建立时间和保持时间 （4/9） 亚稳态除了导致逻辑误判之外，输出0～1之间的中间电压值还会使下一级产生亚稳态（即导致亚稳态的传播） 只要系统中有异步元件，亚稳态就是无法避免的 要减少亚稳态导致错误的发生；要使系统对产生的错误不敏感 建立时间和保持时间 （5/9） 用同步来减少亚稳态发生机会的典型电路 建立时间和保持时间 （6/9） 在图中，左边为异步输入端，经过两级触发器同步，在右边的输出将是同步的，而且该输出基本不存在亚稳态。其原理是即使第一个触发器的输出端存在亚稳态，经过一个 CLK 周期后，第二个触发器 D 端的电平仍未稳定的概率非常小，因此第二个触发器 Q 端基本不会产生亚稳态。这里说的是“基本”，也就是无法“根除”。 杜绝亚稳态的传递 建立时间和保持时间 （7/9） 用两级D触发器构成同步器 ，通过两极触发器其实就是给亚稳态足够的脱离时间 2级从理论或实际使用都表明有足够的可靠性了 建立时间和保持时间 （8/9） 建立时间和保持时间 （9/9） 竞争和冒险(1/16) 信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。许多逻辑电路产生的小的寄生信号, 也能成为毛刺信号。这些无法预见的毛刺信号可通过设计来传播并产生不需要的时钟脉冲 竞争和冒险(2/16) 与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出 任何组合电路都可能是潜在的毛刺信号发生器, 而时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错。 竞争和冒险(3/16) 竞争和冒险(4/16) 竞争和冒险(5/16) A、B、C、D四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号“OUT”出现了毛刺。 我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生。 只要输入信号同时变化，组合逻辑必将产生毛刺。 竞争和冒险(6/16) 通过改变设计，