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实用ESD防护设计方法 陆健 赵健 徐佰新 无锡华润矽科微电子有限公司 论文摘要：本文就芯片设计中I/O口静电放电(Electrostatic Discharge, ESD)保护器件设计方法，在某一ESD失效模式下端口间ESD防护解决办法，及某些特殊内部结构制约整个电路ESD水平的解决办法；并介绍了一些新的射频电路ESD保护结构,对如何提高芯片整体ESD性能作了一定的实际研究与总结, 在整体把握电路的ESD水平上给出一点启示。 1.引言 静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。芯片的抗ESD能力是可靠性方面的一个非常重要的因素，电路的整体ESD能力有时往往是客户接受产品的一个非常重要的门坎，对于版图设计人员来说，如何整体把握电路ESD能力已是迫在眉睫，而非单单某些PIN的ESD能力提高。一直以来，人们对电路的ESD保护都重点放在了I/O口处的ESD保护结构上，不遗余力的对其进行优化改进。这种优化措施对有的电路的ESD保护有很大帮助，但是对有的电路却没什么效果。针对这些优化ESD保护结构后仍旧没有改进的电路，我们进行了深入分析和大量讨论，发现电路的ESD特性不仅与电路中的ESD保护结构有关，还与电路内部结构有很大的关系。ESD防护电路的安排必须全方位地考虑到ESD测试的各种组合，因为一颗IC的ESD 失效是看整颗IC所有脚中，在各种测试模式下，最低之ESD耐压值为该颗IC的ESD值。 射频电路的频率一般工作在低频段（30K～300K），中高频（3M～30M），高频（400M以上），在低频和中高频的ESD保护可以沿用一般的保护结构，但当电路工作在高频端时由于静电放电保护电路所造成的寄生效应，通常会造成射频电路的功率增益衰减，并且会增加噪声，在GHz频段的损害会更严重。因此，工作在高频的射频电路对ESD保护提出了新的要求：低寄生电容，固定的输入电容(波动不超过1％)，不受衬底耦合噪声影响以及比较高的抗ESD电压。 2.正文 2.1对于版图设计人员来说，整体把握电路ESD能力是一个渐近的过程。其必须以理论为依据，通过实际ESD测试为结论，通过IC缺陷分析仪找到失效点，再以理论为依据进行改进，通过实际测试验证的过程。以下结合两个电路的实际案例改进过程;分别对电路可靠性方面ESD设计思想从I/O防护、内部电路特殊结构、及射频电路ESD设计特点作为阐述。 CS7732是带十四位模数转换电路的微控制器,采用的工艺为CSMC 0.5um DPTM工艺。CS7732Y为CS7732的移线产品，采用TSMC 0.35um DPTM工艺。CS7732为多电源供电芯片，除了VDD,GND两个PIN外，还包括模拟电源VDDA和模拟地AGND，倍压电路所用的正电压VDDP和VSSP，及倍压电路输出VGG.其整个电路的耐压为： 通过对电路失效点分析，寻找失效原因。对电路内的失效端口CA,CB口分析： 从EMI分析看，电路损坏处在芯片内部，而本身的I/O薄栅管保护结构没有损坏。实际的保护结构如下图2.1： 图2.1 考虑到电路的压点通过铝线直接与内部相连，，CA,CB PIN对VSSP打击时电路易在接内部电路NMOS管漏端最靠近CB PIN处损伤。大部分ESD能量在口上没有被泄放掉直接串入内部电路。根据实际版图情况后作了修改。在CA,CB PIN口 ，由原来直接通过铝线到内部电路NMOS管漏端的，现通过一有源区电阻再到NMOS管漏端,目的为了使大部份ESD 能量能在口上经寄生二极管泄放。为增加NMOS管寄生二极管的接触性，相应增加了两排孔。修改后版图图形如下图2.2： 图2.2 CA,CB等模拟引脚只有单NMOS管保护，其ESD耐压维持在1.1KV附近，考虑到CA,CB 对VSSP失效主要为NS模式，所以在分版CS7732Y时在CA,CB两脚增加了两个对VSSP的N型DIO，在线路上分析增加二极管对电路功能没有影响。修改后的图形图2.3： 图2.3 另外在电路内部的整体保护ESD结构为对于每个指状寄生二极管在版图上环境不一样，以至寄生的反向二极管局部承受的能量有差异。体现在栅上孔的排列，外SUB环上的孔排列。鉴于电路中其它保护单元结构与之相同，现全部对该保护结构更改。更改后的保护结构单元每个薄栅管孔的均匀性，衬底接触性一致，使ESD能量在每个泄放通路均匀流过。 通过以上修改：实际CS7732Y在CSMC 0.35um