0601-VHDL的基本元素概论.ppt

并置运算符（4.3.3） 在VHDL程序设计中，并置运算符“＆”用于位的连接。并置运算符的使用规则如下： 并置运算符可用于位的连接，形成位矢量。 并置运算符可连接两个位矢量构成更大的位矢量。 位的连接，可以用并置符连接法，也可用集合体连接法。举例如下： DATA_C = D0 D1 D2 D3； DATA_C = (D0，D1，D2，D3)； 集合体连接法不可用于向量的连接。 操作符的运算优先级 在VHDL程序设计中，逻辑运算、关系运算、算术运算、并置运算优先级是不相同的，各种运算的操作不可能放在一个程序语句中，所以把各种运算符排成统一的优先顺序表意义不明显。 其次，VHDL语言的结构化描述，在综合过程中，程序是并行的，没有先后顺序之分，写在不同程序行的硬件描述程序同时并行工作。 VHDL语言程序设计者不要理解程序是逐行执行，运算是有先后顺序的，这样是不利于VHDL程序的设计。 运算符的优先顺序仅在同一行的情况下来讨论的，不同行的程序是同时的。 5 端口模式（复习） 输入（Input） ：clk、reset、en、addr等 输出（Output）：输出信号，不能内部引用 双向（Inout） ：可代替所有其它模式，用于设计双向总线 缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b;--Error end a; Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic ); end test2; architecture a of test2 is begin b = not(a); c = b; end a; 二输入与门的实现 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and2 IS PORT ( a,b :IN STD_LOGIC; y :OUT STD_LOGIC); END ENTITY and2; ARCHITECTURE and2_behaviour OF and2 IS BEGIN y = a AND b; END and2_behaviour; 习 题 请检索 SN74LS10 器件手册 完成以下要求： 给出该器件的外形照片； 给出该器件的封装图，并注明齐引脚编号； 给出每个引脚的功能说明； 请使用VHDL给出完整描述该器件功能的代码 实体名称请定义为XHnnnn，其中nnnn为自己的学号。 回顾前几节课的内容： 1、EDA,CPLD,FPGA,HDL,VHDL 2、VHDL,VERILOG,AHDL VHDL语法严谨，描述较为繁琐 。Verilog HDL语法宽松，描述容易出错。 在国内，使用VHDL的开发者相对较多，相关资料充分， Verilog HDL的使用者相对较少。 3、FPGA芯片公司 Altera, Xilinx, Microsemi (Actel), lattice * 信号 有关信号的使用规则说明如下： “:=”表示对信号直接赋值，表示信号初始值不产生延时。 “=”表示代入赋值，是变量之间信号的传递，代入赋值法允许产生延时。例如：T1 = T2； 在仿真中，初始化能保证信号设定在指定值上。对于存储元件的加电初始状态，应该设计复位或予置位机构，而不是通过信号指定初始化值来实现。 在EDA工具综合时，信号应在结构体中描述清楚。 在进程中，变量的使用范围在进程之内。若将变量用于进程之外，必须将该值赋给一个相同类型的信号，即进程之间传递数据靠的是信号。 信号和变量代入的区别 声明的形式与位置不同：信号在结构体中声明；变量在进程中声明。 赋值符号不同：count=; data:=; 进程对信号敏感，对变量不敏感 作用域不同：信号可以是多个进程的全局信号；变量只在定义后的顺序域可见。 信号和变量代入的区别 客体 信号 变量