第2章 Cortex-M3 内核原理1讲解.pptx

第2章 Cortex-M3 内核原理（1） 概述 Cortex-M3是ARM公司推出的新一代32位低成本、高性能通用微控制器内核； 它为实现MCU的需要提供了低成本的平台、缩减的管脚数目、降低的系统功耗，同时提供卓越的计算性能和先进的中断系统响应； 出色地平衡了强计算能力、低功耗和低成本之间的矛盾，广泛应用于工业控制等各个领域，代表了目前微控制器内核发展的趋势。 内核基于必威体育精装版的ARMv7架构，采用Thumb-2指令集，集成了分支预测，单周期乘法，硬件除法等众多功能。 Introduction to Cortex-M3 Processor Cortex-M3 Architecture Harvard bus architecture 3-stage pipeline with branch speculation Integrated bus matrix Configurable nested vectored interrupt controller (NVIC) Advanced configurable debug and trace components Optional components for specific market requirements: Memory Protection Unit (MPU) Embedded Trace Macrocell (ETM) Fault Robust Interface 主要内容 2.1 Cortex-M3 体系结构 2.2 寄存器 2.3 存储器系统 --存储器区域分配； --外设访问的存储器映射； -- 存储器保护单元。 2.4 位带操作：原理、用途 2.5 工作模式 2.6 异常与中断 2.7 堆栈及其操作 2.8 Cortex-M3内核的其他主要特性 2.9 Thumb-2指令系统 2.1 Cortex-M3体系结构 Cortex-M3 体系结构图 P29 Cortex-M3 体系结构介绍 Cortex-M3处理器主要由两大部分组成： Cortex-M3内核； 中央处理器核心(Cortex-M3 Core 嵌套向量中断控制器(NVIC） 系统时钟(SYSTICK） 存储器保护单元(MPU) 总线 调试系统。 ① Cortex-M3内核主要包括： 中央处理器核心(Cortex-M3 Core) 即通常所说的CPU，包括指令提取单元(Instruction Fetch Unit)、译码单元(Decoder)、寄存器组(Register Bank)和ALU(Arithmetic Logic Unit)等。 嵌套向量中断控制器(NVIC) NVIC是一个在Cortex-M3中内建的中断控制器，与CPU核心紧密耦合。包含众多控制寄存器，支持中断嵌套模式，提供向量中断处理机制等功能。中断发生时，自动获得服务例程入口地址并直接调用，大大缩短中断延时。 系统时钟(SYSTICK) 由Cortex-M3内核提供的一个24位倒计时计数器，可产生定时中断，作为系统定时器用。所有Cortex M3处理器均有该计数器，因此系统级移植时不必修改系统定时器相关代码，移植效率高。特别注意的是，即使系统处于睡眠模式，该计数器也能正常工作。 存储器保护单元(MPU) 可选单元。可以视为一个简化的存储器管理单元(MMU, Memory Management Unit)，但重点在于存储器保护。即通 过将存储器划分成存储区域块，并设置其存取特性（是否缓冲、是否读写、是否执行、是否共享等）对存储区域块进行访问保护。例如，设置某存储区域块在用户级下变成只读，从而阻止一些用户程序破坏该区域的关键数据。 总线矩阵 总线矩阵是Cortex-M3内部总线系统的核心。它是一个32位的AMBA(Advanced Microcontroller Bus Architecture) AHB Lite总线互连网络，通过该网络把处理器内核及调试接口连接到不同类型和功能划分的外部总线。 提供数据在不同总线上的并行传输功能。 总线： 系统总线，ICode指令总线、DCode数据总线、私有外设总线等 总线矩阵还提供了附加数据传送功能。如：写缓冲、位带(bit banding)等，支持非对齐数据访问，以及总线桥（AHB to APB Bridge），以支持向APB总线的连接。 ② 调试系统主要包括 串行线/串口线JTAG调试端口(SW-DP/SWJ-DP