ALTERA系列器件的配置与下载教学课件.pptVIP

一、主动串行配置（AS） 二、被动串行配置（PS） 二、被动串行配置（PS） 三、被动并行同步配置（PPS） 四、被动并行异步配置（PPA） FPGA选修课 FPGA设计中的基本问题； 数的表示方法 有限字长的影响 时钟问题 建立和保持时间 冒险现象 清零和置位信号 信号地延时 器件结构与实际系统的匹配 FPGA选修课 不可靠的门控时钟： D PRN CLRN Q DATA OUT ENABLE CLK EN QA QC QB RCO 三位同步加法计数器 QA CLK RCO QC QB 不允许的毛刺 不可靠的门控时钟： 不可靠的门控时钟的改进电路： 转为全局时钟 D PRN CLRN Q DATA OUT ENABLE CLK EN QA QC QB RCO ENA 3、多级逻辑时钟： 当产生门控时钟的组合逻辑超过一级，即超过单个的“与门”或“或门”时，该设计项目的可靠性将变得很差。一般不应该用多级组合逻辑去作为触发器的时钟端。 4、行波时钟： 行波时钟是指一个触发器的输出用作另一个触发器的时钟输入。若仔细设计，行波时钟可以像全局时钟一样可靠工作，但行波时钟会使系统的实际速度下降。 行波时钟： T PRN CLRN Q OUT ENABLE CLK T PRN CLRN Q T PRN CLRN Q TFF TFF TFF VCC VCC 用计数翻转型触发器构成计数器时，常采用行波时钟。 5、多时钟系统： 许多系统要求在同一设计内采用多时钟，例如：两个异步微处理器之间的接口，由于两个时钟信号之间要求一定的建立和保持时间，常采用的方法为： 将异步信号同步化； 将所有非同源时钟同步化。 1、使用FPGA内部的锁相环； 2、使用带使能端的D触发器，并引入一个高频时钟来实现信号的同步化。 四、建立和保持时间 建立时间——在时钟跳变前，数据必须保持稳定（无跳变）的时间。 保持时间——在时钟跳变后，数据必须保持稳定（无跳变）的时间。 数据 时钟 建立时间 保持时间 在FPGA的设计中，数据稳定传输必须满足建立时间和保持时间的要求！ 在设计中，要求尽量避免在数据建立时间内或附近读取数据。对于级联的功能模块或者数字逻辑器件，后一器件或模块的工作时钟一般取前一模块或器件工作时钟的反信号，这样就可以保证时钟的边沿位于数据的保持时间内。 五、冒险现象 在信号变化时，组合逻辑的输出状态不确定，该时出现的一些不正确的尖峰信号，被称为：“毛刺”。若一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。 INPUT VCC A INPUT INPUT VCC B INPUT VCC C INPUT VCC D OUTPUT OUT 存在逻辑冒险的电路 B A OUT D C 不允许的毛刺 有“冒险”电路的仿真波形： 消除毛刺信号的方法之一： INPUT VCC A INPUT INPUT VCC B INPUT VCC C INPUT VCC D OUTPUT OUT INPUT VCC SAMPLE OUTPUT TEST 在输出信号的保持时间内，用一定宽度的高电平脉冲与输出信号相“与”，由此获取输出信号的电平。 * * ALTERA系列器件的配置与下载 ? CPLD器件的工作状态: 1、用户状态——指电路中CPLD正常工作时的状态； 2、配置状态——指将编程数据装入CPLD器件的过程； FPGA选修课 3、初始化状态——指CPLD器件复位各类寄存器，让引脚为逻辑器件正常工作作准备。 ? 配置方式 主动配置方式： 被动配置方式： 由CPLD器件引导配置操作过程，它控制着外部存贮器和初始化过程。 由一部计算机或控制器控制配置过程。 一、主动串行配置方式——AS 主要配置方式及应用 利用EPC1(PROM)配置，配置文件约为15Kbit 当FLEX 10K器件正常工作时，它的配置数据贮存在SRAM之中，由于SRAM的易失性，所以每次加电期间，配置数据都必须重新构造。 二、被动串行配置方式——PS 常用方式 利用串行同步CPU接口，或Bitblaster等。 三、被动并行同步配置方式——PPS 利用并行同步CPU接口。 四、被动并行异步配置方式——PPA 利用并行异步CPU接口。 由于EPC1容量是1Mbit，故而在主动配置EPF10K100时需要两片；而一片EPC1可以配置八片EPF10K10。 ? 配置中将用到的主要引脚： 1、MSEL1、 MSEL2 适用于所有配置方式，其引脚类型为：输入，工作描述： 00：AS或PS； 10：PPS； 11：PPA。　 2、nSTATUS 适用于所有配置方式，其引脚类型为：双向漏极开路，工作描述： 3、nCONFIG 命令状态下器件的状态输出位。加