计算机组成原理第2版-ch05分解.ppt

四、I/O 中断处理过程 1. CPU 响应中断的条件和时间 (1) 条件 (2) 时间 允许中断触发器 EINT = 1 用 开中断 指令将 EINT 置 “1” 用 关中断 指令将 EINT 置“ 0” 或硬件 自动复位 当 D = 1（随机）且 MASK = 0 时 在每条指令执行阶段的结束前 CPU 发 中断查询信号（将 INTR 置“1”） 5.5 设备选择电路 DBR D Q 数据线 启动命令 地址线 SEL 输入数据 启动设备 设备工作 结束 1 Q Q D INTR B Q Q MASK 设备编码器 排队器 中断查询 来自高一级 的排队器 至低一级 的排队器 向量地址 中断响应 INTA 中断请求 命令译码 ① ② ③ ④ ⑤ ⑥ ⑦ ⑧ 2. I/O 中断处理过程 P198 ① 1 0 DBR ④ ⑤ ⑦ ⑧ 设备选择电路 0 1 以输入为例 ② 5.5 ③ ⑥ 五、中断服务程序流程 1. 中断服务程序的流程 (1) 保护现场 (2) 中断服务 (3) 恢复现场 (4) 中断返回 对不同的 I/O 设备具有不同内容的设备服务 中断返回指令 2. 单重中断和多重中断 不允许中断 现行的 中断服务程序 单重 中断 多重 中断 允许级别更高 的中断源 中断 现行的 中断服务程序 中断隐指令完成 进栈指令 出栈指令 程序断点的保护 寄存器内容的保护 5.5 3. 单重中断和多重中断的服务程序流程 中断否？ 保护现场 设备服务 恢复现场 开中断 中断返回 取指令 执行指令 中断服务程序 中断响应 程序断点进栈 关中断 向量地址 PC 中断周期 是 中断返回 保护现场 设备服务 恢复现场 开中断 开中断 开中断 中断隐指令 中断隐指令 否 取指令 执行指令 中断否？ 否 中断响应 程序断点进栈 关中断 向量地址 PC 中断周期 是 中断服务程序 单重 多重 5.5 程序中断接口芯片 8259A 的内部结构 5.5 内部总线 缓冲器 读 / 写 逻 辑 级联缓冲 器/比较器 优先权 比较器 ( PR ) 中断 服务 寄存 器 (ISR) 中断 请求 寄存 器 (IRR) 中断屏蔽寄存器 （IMR） 控制逻辑 INT INTA D7~D0 A0 RD WR CS CAS0 CAS1 CAS2 SP/EN IR0 IR1 IR2 IR3 IR4 IR5 IR6 IR7 内部总线 主程序和服务程序抢占 CPU 示意图 准备工作 准备工作 准备工作 传送数据 传送数据 发中断请求 发中断请求 I/O 宏观 上 CPU 和 I/O 并行 工作 微观 上 CPU 中断现行程序 为 I/O 服务 主程序 继续执行主程序 启动外设 服务程序 （传送数据） 服务程序 （传送数据） 继续执行主程序 CPU 5.5 5.6 DMA 方式 一、DMA 方式的特点 1. DMA 和程序中断两种方式的数据通路 CPU 主 存 ACC 中断接口 DMA 接口 I/O 设 备 中断方式数据传送通路 输入指令 输出指令 DMA方式数据传送通路 2. DMA 与主存交换数据的三种方式 (1) 停止 CPU 访问主存 P203 控制简单 CPU 处于不工作状态或保持状态 未充分发挥 CPU 对主存的利用率 主存工作时间 CPU不执行程序 DMA不工作 DMA不工作 DMA工作 CPU控制 并使用主存 DMA控制 并使用主存 t 5.6 (2) 周期挪用（或周期窃取） P203 DMA 访问主存有三种可能 CPU 此时不访存 CPU 正在访存 CPU 与 DMA 同时请求访存 此时 CPU 将总线控制权让给 DMA 主存工作时间 CPU控制 并使用主存 DMA控制 并使用主存 t 5.6 (3) DMA 与 CPU 交替访问 主存工作时间 DMA控制 并使用主存 CPU控制 并使用主存 t CPU 工作周期 C1 专供 DMA 访存 C2 专供 CPU 访存 所有指令执行过程中的一个基准时间 5.6 不需要 申请建立和归还 总线的使用权 二、DMA 接口的功能和组成 1. DMA 接口功能 (1) 向 CPU 申请 DMA 传送 (2) 处理总线 控制权的转交 (3) 管理 系统总线、控制 数据传送 (4) 确定 数据传送的 首地址和长度 (5) DMA 传送结束时，给出操作完成信号 修正 传送过程中的数据 地址 和 长度 5.6 DMA接口 主 存 CPU 2. DMA 接口组成 P205-206 DMA 控 制 逻 辑 中