可编程逻辑设计指导原则分解.ppt

可编程逻辑设计指导原则 概要 面积和速度的平衡与互换原则 面积优化 速度优化 硬件原则 系统原则 同步设计原则 异步电路和同步电路比较 同步设计的注意事项 Altera推荐的代码风格 面积和速度的平衡与互换原则 面积：指一个设计所消耗FPGA/CPLD的逻辑资源数量。 速度：指设计在芯片上稳定运行时所能达到的最高频率。 面积和速度是一对对立统一的矛盾体。要求一个设计同时具备面积最小、速度最高是不现实的。科学的设计目标应该是： 在满足时序要求的前提下，占用最小的芯片面积。或者： 在所规定的面积下，使设计的时序余量更大。 面积和速度要求冲突时，采用速度优先的原则。 面积优化 模块复用 串行化 模块复用 如果同样结构的模块需要被重复调用，且该模块占用资源很多，如多位乘法器、快速进位加法器等，可通过选择、复用的方式共享该模块。 串行化 把原来耗用资源巨大、单时钟周期内完成的并行执行逻辑块分割开来，提取相同的逻辑模块（一般为组合逻辑模块），在时间上复用该逻辑模块，用多个时钟周期完成相同的功能，代价是工作速度大为减低。 串行化 例：设计乘法累计器 yout=a0*b0+a1*b1+a2*b2+a3*b3 采用并行逻辑设计，需4个8位乘法器和1个4输入16位加法器，共耗用576个LC。 串行化 采用并行逻辑设计，需4个8位乘法器和1个4输入16位加法器，共耗用576个LC。 串行化 采用串行逻辑设计，只需1个8位乘法器和1个2输入16位加法器，共耗用203个LC。 速度优化 面积复制 乒乓操作 香农扩展运算 流水线设计 寄存器配平 优化关键路径 面积复制 通过复制模块，并行处理来提高速度。 乒乓操作 利用乒乓操作可以达到用低速模块处理高速数据流的效果，实现数据流的无缝缓冲和处理。 香农扩展运算 香农扩展即布尔逻辑扩展，是卡诺逻辑化简的反向运算： 例：F=((({8{late}}|in0)+in1)==in2)en 若信号late是本逻辑运算的关键路径信号，延时最大， 使用香农扩展： F=late.F(late=1)+～late.F(late=0) =late. [((({8{1’b1}}|in0)+in1)==in2)en] + ～late. [((({8{1’b0}}|in0)+in1)==in2)en] =late. [((8’b1+in1)==in2)en] + ～late. [((in0+in1)==in2)en] 香农扩展运算 例： 回顾：同步电路数据传递模型与最高时钟频率 最小时钟周期：T=Tco+Tdelay+Tsetup-Tpd ? 最高时钟频率：F= 1/T 因为Tco、Tsetup由具体器件和工艺决定，所以缩短触发器间组合逻辑的延时是提高同步电路时钟频率的关键。 流水线设计 将较大的组合逻辑分解为若干较小的组合逻辑，中间插入触发器。 寄存器配平 平均分配组合逻辑，避免在两个触发器之间出现过大的组合逻辑延时，消除速度瓶颈。 优化关键路径 要使电路稳定工作，时钟周期必须满足最大延时路径（即关键路径）的延时要求，因此优化关键路径是提高电路工作频率的关键。 概要 面积和速度的平衡与互换原则 面积优化 速度优化 硬件原则 系统原则 同步设计原则 异步电路和同步电路比较 同步设计的注意事项 Altera推荐的代码风格 硬件原则 硬件描述语言（HDL）同软件语言（如C等）有本质的区别： HDL的作用是描述硬件，最终实现结果是芯片内部的实际电路。评判HDL代码优劣的标准是其描述并实现的硬件电路的性能（包括面积和速度两方面）。片面追求代码的整洁、简短是错误的。正确的编码方法是，首先做到对所要实现的硬件电路“胸有成竹”，对该部分硬件的结构与连接十分清晰，然后再用适当的HDL语句表达出来。 “并行”和“串行”的概念：HDL描述的硬件系统中各个单元的运算是独立的，信号流是并行的。而C语言编译后，其机器指令在CPU的高速缓冲队列中基本是顺序执行的。这也是一般来说硬件系统比软件系统速度快、实时性高的重要原因。 硬件描述语言对系统行为的建模是分层次的： HDL在高层次（如系统级、算法级）和C语言更相似，可用的语法和表现形式更丰富。而在寄存器传输级以下的层次， HDL的功能越来越侧重于对硬件电路的描述，可用的语法和表现形式的局限性越大。 概要 面积和速度的平衡与互换原则 面积优化 速度优化 硬件原则 系统原则 同步设计原则 异步电路和同步电路比较 同步设计的注意事项 Altera推荐的代码风格 系统原则 单板系统层面：一块单板如何进行模块划分与任务分配，什么样的算法和功能适合放在FPGA里实现，什么样的算法和功能适合放在DSP、CPU里实现，或者在使用内嵌CPU和DS