VirtexⅡPro和和VirtexⅡProX系列产品.pptVIP

2.1.4 Virtex-ⅡPro和 Virtex-ⅡProX系列产品 1.主要技术特性 Virtex-ⅡPro和和Virtex-ⅡProX系列产品是 Xilinx公司推出的高端 FPGA产品，采用成熟的Virtex-Ⅱ架构，无缝嵌入 PowerPC405和 RocketIOTM MGT收发器（MGT，Multi－Gigabit Transceiver），内嵌 32位RISC硬核和3.125Gbps高速串行接口。Virtex-ⅡPro系列产品主要技术特性如表2.1.9所示。Virtex-ⅡProX系列产品主要技术特性如表2.1.10所示。 2. 器件结构 如图2.1.19所示，Virtex-ⅡPro和Virtex-ⅡProX系列产品器件结构采用Xilinx公司成熟的Virtex-Ⅱ架构，主要由 PowerPC405（Processor Block）处理器模块、RocketIOTMMGT（RocketIO? Multi-Gigabit Transceiver 多吉比特收发器）、CLB、IOB、DCM、BlockRAM和乘法器（Multipliers and Block SelectRAM）组成。其中，CLB、IOB、BlockRA M、DC M和乘法器的内部结构和使用方法与Virtex-Ⅱ系列产品相同。 Xilinx公司针对Virtex-ⅡPro系列产品中PowerPC405处理器模块和 RocketIOTMMGT（多吉比特收发器）模块的设计与使用，在ISE5.x系列软件中配备了专用的开发工具EDK。 3.处理器模块 Virtex-ⅡPro和Virtex-ⅡProX的处理器模块由 IBM PowerPC405 RISC硬核（Embedded IBM PowerPC 405-D5 RISC CPU core）、OCM控制器和接口（On-Chip Memory (OCM) controllers and interfaces）、时钟／控制接口逻辑（Clock/control interface logic）和CPU-FPGA接口（CPU-FPGA Interfaces）等部分组成，内部结构如图2.1.20所示。 图2.1.20 处理器内部结构 OCM控制器主要用于控制PowerPC405内核与BlockRAM的高速连接，它支持64bit的指令BaRAM连接（ISBRAM Instruction Side BlockRAM）和 32bit的数据 BlockRAM连接（DSBRAM，Data Side BlockRAM）。在 FPGA实现（Implementation）过程中，是否采用ISBRAM和DSBRAM由用户设定。 PowerPC405处理器模块的时钟／控制逻辑主要用于控制PowerPC405内核的时钟信号、电源信号和初始化信号。 PowerPC405处理器模块的CPU-FPGA接口主要用于PowerPC405模块与FPGA其他资源的相互连接，其主要包括： （1）PLB（Processor Local Bus，处理器局部总线接口） 用于PowerPC405模块与外部资源的高速连接，支持32bit地址宽度和64bit数据宽度。 PLB接口包括ISPLB接口和DSPLB接口。其中，ISPLB接口用于外部设备与PowerPC405指令缓存的连接，DSPLB接口用于外部设备与PowerPC405数据缓存的连接。 （2）DCR（Device Control Register，设备控制寄存器接口） 用于PowerPC405模块与外部设备的状态寄存器和配置寄存器的连接，支持10bit地址宽度和32bit数据宽度。 （3）OCM（On-chip Memory Controller，片上存储接口 用于PowerPC405模块与FPGA内部BlockRAM的直接连接。通常，ISBRAM用于存放启动闭加t）代码、中断处理程序等，DSBRAM用于中间数据缓存。 （4）EIC（External Interrupt Controller ，外部中断控制）接口、用于 PowerPC405模块与外部中断的连接，它支持critical和noncritical两级中断。 （5）CPM（Clock and Power Management，时钟电源管理）接口 用于PowerPC405模块与外部时钟信号和电源信号的连接。 （6）初始化接口 用于PowerPC405模块与外部初始化信号的连接。它支持Core、ChiP。 System三级初始化。 （7）调试（Debug）接口 用于PowerPC405模块的跟踪和调试。 PowerPC405内部结构如图2.1.21所示，由PLB主机接口（PLB Master Interface）