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selectio相关知识IDELAY/ODELAY中tap的计算方法tap = 1/(32x2xFREF)ps如200MHz，tap=78ps；300MHz，tap=52ps；400MHz，tap=39ps；125MHz，125ps；72.5MHz，216ps；HP和HR I/O banks的区别HP（high-performance）I/O banks的设计目的是为了获取更高的Memory及chip-to-chip间的传输速率；HR（high-range）I/O banks的设计目的是为了更宽的I/O电平标准；下表为Xilinx 7 series芯片中HP和HR I/O banks所支持的相关功能特性，其中HR I/O banks最大支持3.3V的电平标准而HP I/O banks最大只能支持1.8V的电平标准。下表为Xilinx kintex-7系列芯片中HP和HR I/O banks中SDR及DDR的极限速率，可以发现HP相对于HR I/O banks而言拥有更优的DDR速率。ISERDESE2与OSERDESE2ISERDESE2：input serial-to-parallel converters；OSERDESE2：output parallel-to-serial converters；在xilinx 7系列FPGA中ISERDESE2和OSERDESE2支持非常高的I/O数据速率，对于ISERDESE2存在bitslip信号来重新对齐串行数据以获得正确的字节数据；上图为OSERDESE2并转串输出到ISERDESE2串转并输入的字节序变化。上表列出了ISERDESE2以及OSERDESE2可以实现的串并转换的并行数据的位宽，其中10与14位位宽需要两个ISERDESE2级联或两个OSERDESE2级联获得。注意级联时，当需要获取10位位宽时，使用下面一个ISERDESE2的Q3与Q4来作为Data Internal[8:9]；当需要获取14位位宽时，使用下面一个ISERDESE2的Q3~Q8来作为Data Internal[8:13]。对于ISERDESE2而言，串行输入可以直接来自IOB也可以来自IDELAY2单元（串行信号经过IDELAY2后进行了延时），这就需要通过IOBDELAY Value来设置，具体参数设计以及ISERDESE2实际使用的输入如下表所示：使用bitslip信号可以修改串转并的起始位置，如下图所示，为DDR模式下使用bitslip的时序图，开始时最先采集到的串行数据转换出来的并行数据为0xCDAB，插入一个bitslip信号后采集数据变为0xBCDA，你可以通过多次插入bitslip的方法来获取正确的并行数据序。SDR以及DDR模式下bitslip插入次数对并行数据字节序的影响如下图所示，插入8次bitslip就可以将整个转换循序循环一遍。