现代逻辑设计时钟电路.doc

中国计量大学 《现代逻辑课程设计》报告 题目： 时钟电路（分：秒）一班1 日 实验目的 了解Xilinx ISE 13.4软件的功能，掌握Xilinx ISE 13.4的原理图输入和元件库的调用方法。 2 掌握六十进制计数器、译码器、数据选择器、七段显示器，分频器等应用，设计一个时钟电路，计时显示2分钟并循环，显示分、秒，能手动清零。 3、理解并掌握现代逻辑设计的基本方法，学会使用原理图或硬件描述语言方式对电路建模,并进行仿真测试。 二、实验器材 计算机、Xilinx ISE 13.4软件、Basys2实验板 三、实验步骤和实验内容（出现的问题和解决的方法） （一）、实验步骤：对自己要实现的内容进行逻辑设计。 2在画出原理图，并且进行元件库的调用。3、插上并且在检验和得出结果。（二）、实验内容：配置：NET A LOC = L14; NET B LOC = H12; NET b8 LOC = B8; NET C LOC = N14; NET d LOC = N11; NET E LOC = P12; NET F LOC = L13; NET G LOC = M12; NET J12 LOC = J12; NET K14 LOC = K14; NET M13 LOC = M13; NET f12 LOC = F12; NET V LOC = N3; 总原理图： 由五个小模块组成，分别是计数器和手动清零电路、选择器电路、时钟分频电路、7数码管显示电路、显示器。 显示器： 由4进制计数器CB2CLE和译码器D2_4E、显示器等组成，实现BASYS2实验板上数字的从右到左的依次显示。 时钟分频电路： 由8个10分频的分频器组成，首先接入一个50MHz的时钟信号，在通过10的5次方的分频后降低频率从而达到人眼能看清的效果，实现数字显示的分频 此处能提供脉冲信号，接了8个CD4CLE，总共降低的频率为1*10^8，而原B8输出频率为50MHz，所以最后数值显示的时候，最后一个CD4CLE的CEO脉冲信号输出接到了图中左上计数器的第一个个位的C端，故频率为0.5Hz，即两秒跳一个数。而第五个CD4CLE接到了下面的CB4CLE的C端信号脉冲，降低的频率为10^5,导致用于数码管显示时跳动的频率很快，为500Hz，肉眼无法识别，所以看到的好像四个晶体管一起亮。 7数码管显示电路： 由译码器D4_16E和数码管显示器组成，实现7数码管显示什么大小的数字 此为数码管晶体显示电路，实验三已经做过，作用是计数器的输出，用一个4-16线译码器将前面四个数据选择器所输出的信号，译为点亮7段数码管的信号。7段数码管对应的是ABCDEFG输出端。 选择器电路： 由四个选择器组成，实现对脉冲的筛选，从而选择传递什么信号给7数码管显示电路，最终实现7数码管电路的功能。 数据选择器真值表 地址输入 输出 S1 S0 0 0 D0 0 1 D1 1 0 D2 1 1 D3 计数器和手动清零电路： 由3个16进制计数器和手动清零电路组成，实现个位秒，十位秒，分钟位的进位和清零，手动清零电路实现在任何情况下的清零。 第一个CD4CLE表示个位，Q1，Q3接出来到自身的CLR，下一个CD4CLE的C接口，对应二进制码为0101（Q0到Q3），即十进制的10，即满10进1，清零；同理第二个Q1，Q2接出来到CLR，下一个CD4CLE的C接口，对应二进制码为0110（Q0到Q3），即十进制的6，满6进一，清零；第三个只有一个Q1接出来到自身的CLR，对应二进制码为0010（Q0到Q3），即十进制的2，满2清零，没有进一。 图中CP0，通过一跟线和三个或门，分别与每个CB4CLE的CLR端相连，然后CP0端在basys2中接A7按钮，这样的按钮就能实现清零功能了。 (1)问题:数字跳动时，出现一个一个屏幕跳动亮的现象。 解决方法:一开始分频器设计时接到数码管控制端的个数与接到计数器的个数相同，导致跳动过慢，后来讲数码管控制端的输入接到了分频器的第五个CD4CLE。 (2)问题:将CP0端接入后，电路显示error，无法运行 解决方法:一开始接入CP0端时，是直接连线到计数器的CLR端。后来加上了或门，就可以了。 (3)问题:数字跳动到2分钟后，无法清零。 解决办法:计数器中，第三个CB4CLE，即分的位置计数器清零端设计有问题，在这个计数器要输出2的时，输出信号要能到CLR端，从而达到清零的目的。 四、实验结果 在通过不断地努力和改进中实现了2分钟），执行结果如下图：7 五、实验分析与总结 首先感谢老师这几天的辛勤教导，从而在以实现在