VHDL常用语法.pptVIP

顺序语句 If 语句 If boolean_expression then {sequential_statement} {elsif boolean_expression then {sequential_statement}} [else {sequential_statement}] end if [if_lablel]; case 语句 [case_label:] case expression is (when choices={sequential_statement}) {…} end case[case_label]; Choices=(simple_expression|discrete_range|others){|…} loop 语句 [loop_label:] loop {sequential_statement} end loop[loop_label]； exit 语句 [label:] exit[loop_label][when boolean_expression]; 当某些条件产生时可退出循环。 next 语句 [label:] next[loop_label][when boolean_expression]; 当执行转跳语句时，立即中止当前的循环迭代，不再执行当前循环中的其他语句，而是开始下一个循环迭代。 while 循环 [loop_label:] while boolean_expression loop {sequential_statement} end loop[loop_label]； for 循环 [loop_label:] for identifier in discrete_range loop {sequential_statement} end loop[loop_label]； 循环语句小结 [loop_label:] [while boolean_expression | for identifier in discrete_range ]loop {sequential_statement} end loop[loop_label]； 并发信号赋值语句 条件信号赋值语句 name=[delay_mechanism] {waveform when boolean_expression else} waveform [when boolean_expression]; 与if语句具有相同的意义 选择信号赋值语句 with expression select name=[delay_mechanism] {waveform when choices,} waveform when choices; 与case语句具有相同的意义 结构化描述 元件声明 component identifier [is] [generic (generic_interface_list);] [port(port_interface_list);] end component[identifier]; 元件实例生成 instantiation_label: [component]component_name [generic map(generic_interface_list)] [port map(port_interface_list)]; 端口映射 1.位置关联 端口映射中列出的每一个信号被连接到实体声明中相同位置的端口上。 port map(cpu_rd,cpu_wr,cpu_mem, mem_ras,mem_cas,mem_we,cpu_rdy); 端口映射 2.命名关联（推荐方法） 明确指出每个端口的连接信号，顺序无关。 port map(rd=cpu_rd,wr=cpu_wr, mem=cpu_mem,ready=cpu_rdy, ras=mem_ras,cas=mem_cas, we=mem_we); 注：可以把一个 实例的 分立的端口和一个复合类型的实际信号的独立单元连接。 f0: fulladder4 （位置关联） PORT MAP ( A(4 downto 1),B(4 downto 1),Cin , w ,Sum(4 downto 1)); f0: fulladder4 （命名关联） PORT MAP ( x=A(4 downto 1),y=B(4 downto 1),z=Cin ,h= w ,k=Sum(4 downto 1)); * 方法： 在构造体写元件声明（component declarations）,然后在构造体的语句部分创建元件的实例（instances） *