使用Allegro_PCB_SI应对DDR3的挑战讲述.pptx

I N V E N T I V E CONFIDENTIAL Daniel Zhong Oct. 2011 使用Cadence PCB SI应对 DDR3的挑战 议题 DDR3的简介 ? DDR3设计的主要挑战 Cadence PCB SI设计流程 ? 前仿真和规则设置 ? 规则驱动设计 ? 后仿真验证 Cadence PCB SI 16.5版本的新功能 ? 答疑 2 DDR3的简介 3 DRAM的路线图 DDR3和DDR/DDR2的不同 预取(Pre-fetch)构架 ? 接口和电压 ODT和动态ODT ? 差分信号化 写入校准(Write Leveling) Fly-by拓扑 I ORAM 路线图 4 fvlore realistic roadmap is 2015 This creates the need for faster DDR3 bins 1999 2010 2002 2006 2015 And pushes DDR4 higer DDR3和DDR/DDR2的不同 5 项目 DDR SDRAM DDR2 SDRAM DDR3 SDRAM 封装 66-pin TSOP 60, 84 ball FBGA 78, 96 ball FBGA 预取Pre-fetch 2-bit 4-bit 8-bit 接口 2.5V，SSTL-2 1.8V，SSTL-18 1.5V(1.35V), SSTL-15 数据选通 单边信号 单边或差分 差分信号 逻辑Bank 4 4或8 8 CAS延迟(CL) 2, 2.5, 3 3, 4, 5, 6, 7 5, 6, 7, 8, 9, 10, 11 活动延迟(AL) 无 0,1,2,3,4,5,6 CL-1, CL-2 写延迟(WL) 1 RL-1 AL+CWL ODT 无 50, 75, 150ohm 20, 30, 40,60,120ohm 动态ODT 无 无 60ohm, 120ohm 阻抗调节 无 OCD ZQ Calibration 输出阻抗 无要求 18ohm 34ohm 数据传输率 266/333/400Mbps 533/667/800Mbps 800/1066/1333/1600M 预取(Pre-fetch)架构 DDR Memory Array SDR Memory Array Core 133MHz Core 133MHz DDR3 Memory Array DDR2 Memory Array Core 133MHz I/O Buffer I/O Buffer Ex Clock133MHz Ex Clock133MHz I/O Buffer I/O Buffer Data Rate 266Mbps Data Rate 133Mbps Data Rate 533Mbps ?预取架构可以在不增加内核频率的情况下提高外部数据传输率 ?是DDR3和其他DDR/SDR内存的关键区别 Core 133MHz Ex Clock 533MHz 6 Ex Clock 266MHz Data Rate 1066Mbps 接口和电压 Stub-Series Terminated Logic (SSTL) – 高速传输 (333MHz +) – 可以驱动多枝干匹配负载且只 带来较小的摆动 – JEDEC协会定义的接口规范 – SSTL_33, SSTL_25, SSTL_18 to SSTL_15 ? VDD分别是3.3, 2.5, 1.8, 1.5V ? Vref (=Vtt)分别是1.5, 1.25, 0.9, 0.75V 7 ODT和动态ODT ?ODT (On-Die Termination) 将匹配内置到芯片中，以提高数据总线的信号质量 ?动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如 双内存条系统中 8 DDR3的动态ODT 9 ? 什么是动态ODT – 在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也 就是说，当读取或空闲时，ODT的值会是 20, 30, 40, 60, 120 ohm 之 一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置） ? 为何要使用动态ODT – 增强总线时序安排并降低总线空闲时间 – 进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如 双内存条系统中 ? 如何配置动态ODT – 通过EMRS命令配置扩展模式寄存器，即EMR (Extended Mode Register) 差分信号化 ? 差分信号化的优势 – 降低时钟或选通的串扰，从而 增加系统时序裕量. – 降低EMI – 降低因为参考电压Vref漂移引 入的抖动(jitter) Input 10 Vref Fly-by拓