主讲人邓洪波电子与信息学院.pptVIP

综合 综合的层次 综合的层次 寄存器传输级综合 不能综合的VHDL描述 寄存器引入方法 组合逻辑设计 组合逻辑设计 组合逻辑设计 组合逻辑设计 组合逻辑设计 组合逻辑设计 组合逻辑设计 组合逻辑设计 组合逻辑设计 约束constraints 约束constraints 约束constraints 约束constraints FPGA综合 FPGA综合 FPGA综合 FPGA综合 FPGA综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 算法级综合 本章总结 ALAP 3、分配 分配是指定义系统中部件和部件之间互连的过程。 分配寄存器或RAM存储器来存放数据值 分配功能部件来执行特定的操作 分配互连路径在部件之间传输数据 3 分配 分配原则如下： 深色黑圈表示需要存储的数据，需要给每个黑圈分配一个寄存器 给每个操作分配功能部件 不同时间单元的寄存器和功能部件可以复用，复用的方式会影响互连的复杂程度 3、分配 一种可能的分配结果如下图： 注意：复用的寄存器有R1（3个）、R2（3个）、R4（2 个） 4、硬件实现 经ASAP调度分配后的硬件实现（没有考虑约束条件） 4、硬件实现 硬件实现所需部件表： 点评：因为对寄存器和功能部件进行了复用，所以需要多路选择器 5、调度和分配的交互 调度和分配并不是相互独立的操作。 分析：前面的ASAP调度使系统获得了最大速度。 假设现在为了减少面积，工程师打算用一个加法器和一个乘法器 来实现硬件系统。ASAP调度不能满足要求。 5、调度和分配的交互 (在硬件约束条件下进行重新调度) 点评：由于硬件的约束造成了一个额外的控制步骤，执行时间由4个时钟 周期增加到5个时钟周期。 X=E*(A+B+C ); Y=(A+C)*(C+D); * * 主 讲 人：邓洪波 单 位：电子与信息学院 7 综合 综合的层次 寄存器传输级综合（RTL） 约束（constraints) FPGA综合 算法综合（行为级综合） 在RTL综合中，我们从综合的角度讨论了寄存器引入的方法和组合电路的设 计（如避免引入不必要的寄存器）。RTL综合是由VHDL描述和综合的约束 条件决定，所以我们接下来讨论约束constraints。FPGA综合主要是阐述如何 根据VHDL的逻辑描述选择合适的FPGA。最后简单讲一下算法级综合的过程。 综合，就是针对给定的电路应实现的功能和实现此电路的约束条件， 如速度、资源、电路类型等，通过计算机的优化处理，获得一个满足上 述要求的电路设计方案。 被综合的文件：VHDL程序 综合的依据：逻辑设计的描述和约束条件 综合的结果：硬件电路的实现方案 注意：对于综合来说，满足要求的方案可能有多个，综合器将产生一 个最优或接近最优的结果。 数字系统可以在多个层次上描述，，这些层次由高到低可以分为 算法层、寄存器传输层、逻辑层、电路层、版图层。 本章主要论述算法级综合和寄存器传输级综合。 在寄存器传输级，硬件通常可以控制单元和数据处理器两类。 控制单元：有限状态机 数据处理器：组合逻辑描述和寄存器操作 在当前的超大规模集成电路设计过程中，主导的设计方法仍然是 寄存器传输级设计。书本4、5、6、7的VHDL例子都适合于寄存器传 输级综合。 RTL综合要知道系统的所有输入和输出，包括时钟等。同时RTL综 合也会受到状态机的状态编码和物理约束（包括芯片大小、最大门数、 最低时钟频率等）。 主要内容有：不能综合的VHDL描述、从综合的角度讨论寄存器引 入的方法和组合逻辑电路的设计。 延时模型中，After后面设置的时间延迟是不能被综合的 Wait for结构在综合时会被忽略 文件操作也不能被综合 Generic设置的属性参数要设一个默认值 指针操作（由acess关键字引导）在综合时被忽略 浮点数至少需要32位，所以浮点数操作需要大量的硬件资源，不利于FPGA综合 信号或变量的初始设定值综合