电子专业面试笔试题库师,师兄师姐们留下的.docx

题目篇：Gate Level Circuit DesignImplement XOR logic with 1 MUX and 1 INV；Implement A+B+C with NAND gate；Draw the D Flip-Flop structure；Clock Divider by 2/3/4；Using flip-flop and logic-gate , design a 1-bit adder with carry-in and current-stage, carry-out and next-stage；Please draw schematic of a common SRAM cell with 6 transistors , point out which nodes can store data and which node is word line control? Verilog Coding状态机：常见的是序列检测，考察状态转换图和代码；实现异步复位的8位寄存器；实现2/3/4分频电路；用VERILOG或VHDL写一段代码,实现消除一个glitch；用Verilog/VHDL写一个fifo控制器(包括空,满,半满信号; 同步or异步)；STA Synthesis BasicSetup Hold time概念，如何消除violation，怎样计算最大频率；Removal Recovery time；STA vs. PostSim；False Path ；Multi-Cycles；Clock Gating Cell (ICG) Insertion ；分析两次DC的结果不同的原因，Memory部分的面积前后相差26%，logic core部分的面积前后相差17%。同步复位和异步复位DFF电路上的区别。给一段代码，画出综合后电路。DC和STA的基础性问题，《专用集成电路设计实用教程》一书都可以覆盖到。Crossing clock Domain的设计方法，很重要的知识点。Verilog Coding style:完备的Case, if 语句，如果不完备，会产生什么后果；敏感列表的完备性，如果不完备，产生的后果是什么；阻塞、非阻塞的区别；== 和 === 的区别；casex, casez的用法；Perl：主要是考察基本的用法，目前为止考察到最难的题目是使用Hash对学生按照分数、名字字母先后的顺序进行排序，小骆驼书里面有类似的题目。Gvim UNIX Skill：每天和服务器打交道，这些都不会有什么问题。Special SubjectSOC/ASIC/FPGA的设计FLOW以及使用到的工具；（从Spec定义到GDSII文件提交）对基本概念和名词的解释：STA , ECO, SPEF, CTS, DRC, LVS 等Flip-Flop vs. Latch；低功耗的设计的方法；如何保证verification的覆盖率；ASIC设计移植到FPGA上时，需要注意什么问题；如何重组逻辑路径，消除竞争冒险；CMOS反相器的VTC曲线、CMOS逻辑电路的设计；SoC芯片：芯片架构，数据通路，如何保证带宽，片外信号的消抖，AHB/AXI总线；Cache的映射机制；Post-Sim中不同Corner的区别；FPGA的下载方式；芯原笔试十道图形推理题SDRAM FLASH 各种存储器的概念，以及在SOC中的应用存储器内建自测试的概念建立时间保持时间的解释用verilog写除6 （6分频）？不太理解题目的意思中断向量表的解释skew latency uncertainly 的解释，用波形画下其他已忘tl_marvell面经FPGA全局时钟和局部时钟的概念？分频怎么实现？counter？FPGA怎么约束？SPI传数据setup/hold time 怎么确定？有没有用脚本跑过FPGA？RVDS产生的机器码里面是什么内容？同步复位和异步复位区别，优缺点？如何解决亚稳态？RVDS验证IP的时候每个function写段代码去仿一下，效率不高，怎么提高效率?新思面试9月11日 Synopsys 上海面试1 小时面试 + 4轮专业面试 + 午饭时间闲谈 + HR 面试笔试内容： 1. Verilog 编程 ： 分频2. Setup time 建立时间分析3. Isolation cell4. PAE5. ECO6. 编程 乘法口诀表 电话表中找出区号 1234! 中有几个0专业面试：1. SoC 项目简介 2. 时序上遇到的问题以及解决方法, 以及congestion 解决方案3. 英文介绍 SoC项目4. 家乡专业面试21. SoC 项目流程2. 细致的时序问题修改方案 (1) 在 CTS时遇到 以及解决方案 (2) se