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第二章 可编程逻辑器件 §2.1 可编程逻辑器件概述 可编程逻辑器件 PLD--Programmable Logic Devices：用户构造逻 辑功能 §2.1 可编程逻辑器件的概述 电路符号表示 常用逻辑门符号与现有国际符号的对照 CPLD: ① 内部互连结构由固定长度的连线资源组成,布线的延迟 确定,属确定型结构. ②逻辑单元主要由“与或阵列”构成.该结构来 自于典型的 PAL、GAL器件结构。 ③组合逻辑资源比较丰富，适合组合电路较多的控制应用。 CPLD和FPGA的主要区别： 一次性编程：PROM、PAL 重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千次； SRAM结构：上万次 §2.2 复杂可编程逻辑器件 §2.3 现场可编程门阵列 MAX7000系列 MAX系列： 多阵列矩阵（Multiple Array Matrix） 内部结构： 可编程的“与”阵列和固定 “或”阵列实现逻辑功能； 采用EPROM工艺(Classic、 MAX5000)，或EEPROM工艺 （MAX7000、MAX9000）； 属CPLD。 FLEX系列： 灵活逻辑单元阵列 （Flexible Logic Element Matrix） 内部结构： 使用查找表（Look Up Table __LUT）结构来实现逻辑功 能；采用SRAM工艺；属 FPGA。 FLEX10K首次采用嵌入式阵列 （EAB_Embedded Array Block ） APEX20K融合查找表、乘积项、 嵌入式阵列和存贮器于一体。 §2.4 复杂可编程逻辑器件 CPLD（Complex Programmable  Logic Device） 1、MAX7000系列的单个宏单元结构 5、 扩展乘积项 1. 可配置逻辑块（CLB_Configurable Logic Block） CLB是构成可编程逻辑阵列的功能单元，一个CLB分为 两个slice，每个slice由两个逻辑单元（LC）组成。 2. Slice 及逻辑单元（LC_Logic Cell） 3. 块RAM（Block SelectRAM） 块RAM位于器件的左右两边。每个块RAM的大小为 4096位。可构成每个端口有独立控制信号的全同步双端口 4096 位RAM。两端口的数据宽度能被独立地配置。 4. 输入/输出块 （IOB_ Input/Output Block ） 输入/输出原理图 5. 可编程的布线（4 类） 1）局部布线 2）通用布线 3）I/O布线 4）全局布线 全局布线分为： 四个初级全局布线网络； 24 个二级全局布线网络。 4个专用输入引脚（全局时钟）： 全局缓冲器驱动； 最小偏移； 高扇出 例：全局时钟分配 提供高速、低偏移的时钟分配： §2.5 现场可编程逻辑器件 FPGA的基本结构 I/O单元 (IOE-Input Output Element) IOE包含 一个双向 I/O缓冲器 和一个寄 存器 §2.6 选择CPLD还是FPGA 1、器件的资源 三家主流公司产品： Altera、Xilinx：数千门 ~ 数百万门 Lattice：数万门以下 资源占用以仿真系统给出的报告为准， 并应留有适当的余量（20%） 2、芯片速度 芯片速度越高，其对微小毛刺信号的反 映越灵敏，系统工作的稳定性越差。 芯片的速度等级与其价格的关系。 4、FPGA/CPLD的选择 FPGA选用： （1）数据密集型； （2） 大规模设计（5000 ~ 数百万门）； （3） SOC设计； （4）ASIC