第3章组合线路的设计解说.ppt

* 在该线路中包含有两个译码器，这两个译码器的输入变量的取值是有一定限制的。对于“按键输入译码器”而言，其输入 变量有10个：K。·K，。一般情况下，10个逻辑变量共有2”种不同取值组合。但对按键输入而言，正常工作时总是每一时刻 只按下一个。也就是说，按键输入的10个逻辑变量(Ko—K：)在某一时刻只能有一个取值为“1”，其他均取值为“0”。因此， Ko—K，只有10种取值组合，而其他1014种取值组合是不会出现的。在设计“按键输入译码器”时，若能利用这一输入变量 受约束的特点，就能使该译码器的线路设计得更简单些。 同理，对于“七段译码器”而言，4个输入变量已明确是8421码，因而它只有10种取值组合：0000-1001，另外6种取值组合(1010—1111)是不 会出现的。因此，若能在设计“七段译码器”时利用这一输入变量受约束的特点，就能使其线路设计得更简单些。 B=m4+m5+m6+m7+m12+m13+m14+m15 ABC=m14+m15 ___ ABC =m0+m1+m2+m3+m4+m5+m6+m7+m8+m9+m10+m11+m12+m13 ____ 所以：B ABC =(m4+m5+m6+m7+m12+m13+m14+m15)(m0+m1+m2+m3+m4+m5+m6+m7+m8+m9+m10+m11+m12+m13) =m4+m5+m6+m7+m12+m13 从卡诺图上看，即从B中，将ABC挖掉（也可以理解为将B中与ABC重叠的部分去除） ___ ____ 同理：A AD ABC =m8+m10+m12，即从A中，将其与AD和ABC重叠的部分去除 ___ CD AD =m3+m7，即从CD中，将CD与AD重叠的部分去除 ____ ___ ____ ___ 所以原函数F=B ABC+A AD ABC+CD AD =m3+m4+m5+m6+m7+m8+m10+m12+m13 其中去除掉的ABC和AD成为阻塞项。要求阻塞项均由原变量构成。 * * 图中表示的组合线路有m个(m≥2)输出。显然，在设计多输出线路时，如果把每个输出相对一组输入都单独地看作二个组合线路，那么其设计方法完全如前所述。但是，多输出线路本身是一个整体，这种不顾“全局”的设计观点，往往造成“个别”与“整体”的矛盾。即，从单输出线路看，每个都是最简的；但从多输出线路看，却不是最简的。 * * * 某一位的和输出(Si)只有在其低一位来的进位(Ci-1)完全确定后才能形成，而该进位(Ci-1)又由更低一位来的进位(Ci-2)所确定。这就是说，即使被加数A及加数B的各位在某一时刻同时送人加法器，但必须等到各位之进位逐位形成后，才能产生各位的和输出。 * 上面介绍的加法器进位链是以追求速度为主要目标的，因而采用了压缩级数的方法。但有的组合线路，如计算机中常用的另一种逻辑部件——译码器，当输入变量的数目增多时，由于受门电路的扇人、扇出系数的限制或为了减少连接线，却需要把线路设计成多级的。下面以译码器为例，说明增加级数的设计方法。 * * 全加器是实现两个一位二进制数相加的逻辑部件，其输入包括本位的被加数Ai、加数Bi及低位来的进位Ci-1，输出包括本位之和Si及本位向高位的进位Ci。 * 由图3.45所示框图可知，一位8421码加法器应由三部分组成。第一部分是四位全加器，以将输入的两个8421码及低位来的进位进行一般的二进制法。第二部分是按式(3.51)组成的Cl形成线路，C1既是本位8421码加法器向高一位的进位，又用它来产生加“6”修正值0110。第三部分是三位全加器，以实现0110与、545，S2S，相加(最低位是S1加0，故无需用全加器) 须指出，图3.47中的全加器FA7可用半加器(即异或门)代替，因为它只有两个输入变量，且向高位的进位应丢掉。FA7向高位的进位为什么应丢掉，请读者参看表3.8作出回答。 * * 基本步骤（续） 3.确定多路选择器的数据输入表达式 代数法：即通过给定函数与多路选择器的逻辑表达式的比较来确定ai值，如上引例所示。 卡诺图法：即将给定函数与多路选择器的输出函数分别表示在两个卡诺图上，如图3.52所示，从图的对应位置可确定ai值。 4.比较地址输入的不同选择方案下的数据输入表达式，选取最简的，并画出外部信号连接图 * 示例1 例1 用多路选择器实现函数F(A,B,C)=∑(1,2,3,4,5,6) (3.57) 步骤1. 根据输入变量个数确定选择器 该函数为三变量函数(n=3)，故选用四路选择器。 假