verilog编写的1024点的fft快速傅立叶变换代码答案.doc

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2017-03-26 发布于湖北
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1024点的fft快速傅立叶变换verilog代码 `timescale 1 ns / 1 ns module cf_fft_1024_8 (clock_c, enable_i, reset_i, sync_i, data_0_i, data_1_i, sync_o, data_0_o, data_1_o); input clock_c; input enable_i; input reset_i; input sync_i; input [15:0] data_0_i; input [15:0] data_1_i; output sync_o; output [15:0] data_0_o; output [15:0] data_1_o; wire n1; wire [15:0] n2; wire [15:0] n3; cf_fft_1024_8_1 s1 (clock_c, sync_i, data_0_i, data_1_i, enable_i, reset_i, n1, n2, n3); assign sync_o = n1; assign data_0_o = n2; assign data_1_o = n3; endmodule module cf_fft_1024_8_1 (clock_c, i1, i2, i3, i4, i5, o1, o2, o3); input clock_c; input i1; input [15:0] i2; input [15:0] i3; input i4; input i5; output o1; output [15:0] o2; output [15:0] o3; wire s1_1; wire [15:0] s1_2; wire [15:0] s1_3; wire s2_1; wire [15:0] s2_2; wire [15:0] s2_3; wire s3_1; wire [15:0] s3_2; wire [15:0] s3_3; wire s4_1; wire [15:0] s4_2; wire [15:0] s4_3; cf_fft_1024_8_23 s1 (clock_c, s3_1, s3_2, s3_3, i4, i5, s1_1, s1_2, s1_3); cf_fft_1024_8_6 s2 (clock_c, s1_1, s1_2, s1_3, i4, i5, s2_1, s2_2, s2_3); cf_fft_1024_8_5 s3 (clock_c, s4_1, s4_2, s4_3, i4, i5, s3_1, s3_2, s3_3); cf_fft_1024_8_2 s4 (clock_c, i1, i2, i3, i4, i5, s4_1, s4_2, s4_3); assign o3 = s2_3; assign o2 = s2_2; assign o1 = s2_1; endmodule module cf_fft_1024_8_2 (clock_c, i1, i2, i3, i4, i5, o1, o2, o3); input clock_c; input i1; input [15:0] i2; input [15:0] i3; input i4; input i5; output o1; output [15:0] o2; output [15:0] o3; wire [31:0] n1; wire n2; wire n3; wire [7:0] n4; wire [7:0] n5; wire [1:0] n6; wire [15:0] n7; wire [15:0] n8; wire [15:0] n9; wire [15:0] n10; wire [15:0] n11; wire [15:0] n12; wire s13_1; wire [31:0] s14_1; wire s15_1; wire s15_2; wire [31:0] s15_3; wire [8:0] s16_1; wire s16_2; assign n1 = {i2, i3}; assign n2 = s16_1[8]; assign n3 = ~n2; assign n4 = {s16_1[7], s16_1[6], s16_1[5], s16_1[4], s16_1[3], s16_1[2], s16_1[1], s16_1[0]}; a